一種移位寄存器和柵極驅(qū)動電路的制作方法
【專利摘要】本發(fā)明提供了一種移位寄存器，所述移位寄存器包括：第一輸入時鐘端口CK、第二輸入時鐘端口CKB、信號輸入端口IN、信號輸出端口OUT、A節(jié)點和B節(jié)點；多個P溝道薄膜晶體管，包括第一P溝道薄膜晶體管M1、第二P溝道薄膜晶體管M2、第三P溝道薄膜晶體管M3、第四P溝道薄膜晶體管M4、第五P溝道薄膜晶體管M5、第六P溝道薄膜晶體管M6、第七P溝道薄膜晶體管M7。該移位寄存器利用了電容耦合的作用，當(dāng)節(jié)點A為低電平時，TFT導(dǎo)通，節(jié)點B輸出高電平；當(dāng)節(jié)點A為高電平時，TFT關(guān)斷，在電容耦合的作用使得節(jié)點B隨著CKB的跳動而跳動。
【專利說明】
一種移位寄存器和柵極驅(qū)動電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及平板顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器和柵極驅(qū)動電路。
【背景技術(shù)】
[0002]隨著平板顯示技術(shù)往高精細(xì)化的方向發(fā)展，低溫多晶硅(LTPS)技術(shù)相比于傳統(tǒng)非晶硅(a-Si)技術(shù)電子迀移率更高，TFT管的尺寸可以做得更小。目前通常把移位寄存器，或稱柵極驅(qū)動電路做在LTPS面板上，以實現(xiàn)邊框窄化設(shè)計。
[0003]TFT在長時間的電壓應(yīng)力的作用下可能會使得其性能惡化，影響波形輸出質(zhì)量。

【發(fā)明內(nèi)容】

[0004]基于此，本發(fā)明提供了一種移位寄存器和柵極驅(qū)動電路。
[0005]根據(jù)本發(fā)明的第一方面，提供了一種移位寄存器。
[0006]—種移位寄存器，所述移位寄存器包括:
第一輸入時鐘端口 CK、第二輸入時鐘端口 CKB、信號輸入端口 IN、信號輸出端口 OUT、A節(jié)點和B節(jié)點；
多個P溝道薄膜晶體管，包括第一 P溝道薄膜晶體管Ml、第二 P溝道薄膜晶體管M2、第三P溝道薄膜晶體管M3、第四P溝道薄膜晶體管M4、第五P溝道薄膜晶體管M5、第六P溝道薄膜晶體管M6、第七P溝道薄膜晶體管M7;
多個電容，包括第一電容Cl和第二電容C2;
其中，所述第一輸入時鐘端口CK連接第一P溝道薄膜晶體管Ml和第二P溝道薄膜晶體管M2，所述第二輸入時鐘端口 CKB連接第一電容Cl的第一節(jié)點，所述信號輸入端口 IN連接第一源極/漏極，所述信號輸出端口連接第二電容C2。
[0007]在其中一個實施例中，所述移位寄存器還包括恒定高電壓信號輸入端口VGH和恒定低電壓信號輸入端口 VGL。
[0008]在其中一個實施例中，所述第一P溝道薄膜晶體管Ml的柵極連接連接時鐘CK，第一源極/漏極連接信號輸入端IN，第二源極/漏極連接A節(jié)點。
[0009]在其中一個實施例中，所述第二P溝道薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接恒定高電壓信號輸入端口 VGH，第二源極/漏極連接B節(jié)點
在其中一個實施例中，所述第三P溝道薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接B節(jié)點，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0010]在其中一個實施例中，所述第四P溝道薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接A節(jié)點，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0011 ]在其中一個實施例中，所述第五P溝道薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接時鐘CKB，第二源極/漏極連接輸出端口 OUT。
[0012]在其中一個實施例中，所述第六P溝道薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0013]在其中一個實施例中，所述第7薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接輸出端口 0UT，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0014]根據(jù)本發(fā)明的第二方面，提供了一種柵極驅(qū)動電路。
[0015]—種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括級聯(lián)的多個所述的移位寄存器。
[0016]有益效果:
本發(fā)明提供了一種移位寄存器，所述移位寄存器包括:第一輸入時鐘端口 CK、第二輸入時鐘端口 CKB、信號輸入端口 IN、信號輸出端口 OUT、A節(jié)點和B節(jié)點；多個P溝道薄膜晶體管，包括第一 P溝道薄膜晶體管M1、第二 P溝道薄膜晶體管M2、第三P溝道薄膜晶體管M3、第四P溝道薄膜晶體管M4、第五P溝道薄膜晶體管M5、第六P溝道薄膜晶體管M6、第七P溝道薄膜晶體管M7;多個電容，包括第一電容Cl和第二電容C2;其中，所述第一輸入時鐘端口CK連接第一P溝道薄膜晶體管Ml和第二 P溝道薄膜晶體管M2，所述第二輸入時鐘端口 CKB連接第一電容C2的第一節(jié)點，所述信號輸入端口 IN連接第一源極/漏極，所述信號輸出端口連接第二電容C2。該移位寄存器利用了電容耦合的作用，當(dāng)節(jié)點A為低電平時，TFT導(dǎo)通，節(jié)點B輸出高電平；當(dāng)節(jié)點A為高電平時，TFT關(guān)斷，在電容耦合的作用使得節(jié)點B隨著CKB的跳動而跳動。在正常驅(qū)動工作的條件下，節(jié)點A有99%以上時間處于高電平狀態(tài)，TFT為關(guān)斷狀態(tài)，節(jié)點B隨CKB的變化而變化。
【附圖說明】
[0017]為了更清楚地說明本發(fā)明運行原理和使用的技術(shù)方案，下面將對運行原理和使用的技術(shù)中所需要使用的附圖作簡單地介紹。顯而易見，下面描述中的附圖僅僅是本發(fā)明的一些運行例子，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其它的附圖。
[0018]圖1是本發(fā)明一種移位寄存器的第一實施例的電路原理圖。
[0019]圖2是本發(fā)明一種移位寄存器的第二實施例的電路原理圖。
[0020]圖3是本發(fā)明一種移位寄存器的第三實施例的電路原理圖。
[0021]圖4是本發(fā)明一種移位寄存器的第四實施例的電路原理圖。
[0022]圖5是本發(fā)明一種柵極驅(qū)動電路的電路原理圖。
[0023]圖6是本發(fā)明中的寄生電容帶來的不穩(wěn)定影響的示意圖。
[0024]圖7是本發(fā)明的第一和第二實施例中解決寄生電容帶來的不穩(wěn)定影響的示意圖。
[0025]圖8是本發(fā)明的第三和第四實施例中解決寄生電容帶來的不穩(wěn)定影響的示意圖。
[0026]圖9是本發(fā)明的節(jié)點B的波形圖。
[0027]圖10提供了該移位寄存器單元電路的時序波形。
[0028]圖11是本發(fā)明的節(jié)點B的時序圖。
[0029]圖12是本發(fā)明的一種柵極驅(qū)動電路的級聯(lián)電路輸出波形。
[0030]圖13是本發(fā)明的一種柵極驅(qū)動電路的級聯(lián)電路換成NTFT的輸出波形。
【具體實施方式】
[0031]下面將結(jié)合本發(fā)明運行原理中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。
[0032 ]根據(jù)本發(fā)明的第一方面，提供了一種移位寄存器。
[0033]請參照圖1示出的一種移位寄存器的第一實施例的電路原理圖，所述移位寄存器包括:
第一輸入時鐘端口 CK、第二輸入時鐘端口 CKB、信號輸入端口 IN、信號輸出端口 OUT、A節(jié)點和B節(jié)點；
多個P溝道薄膜晶體管，包括第一 P溝道薄膜晶體管Ml、第二 P溝道薄膜晶體管M2、第三P溝道薄膜晶體管M3、第四P溝道薄膜晶體管M4、第五P溝道薄膜晶體管M5、第六P溝道薄膜晶體管M6、第七P溝道薄膜晶體管M7;
多個電容，包括第一電容Cl和第二電容C2;
其中，所述第一輸入時鐘端口CK連接第一P溝道薄膜晶體管Ml和第二P溝道薄膜晶體管M2，所述第二輸入時鐘端口 CKB連接第一電容Cl的第一節(jié)點，所述信號輸入端口 IN連接第一源極/漏極，所述信號輸出端口連接第二電容C2。
[0034]在其中一個實施例中，所述移位寄存器還包括恒定高電壓信號輸入端口VGH和恒定低電壓信號輸入端口 VGL。
[0035]在其中一個實施例中，所述第一P溝道薄膜晶體管Ml的柵極連接時鐘CK，第一源極/漏極連接信號輸入端IN，第二源極/漏極連接A節(jié)點。
[0036]在其中一個實施例中，所述第二P溝道薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接恒定高電壓信號輸入端口 VGH，第二源極/漏極連接B節(jié)點。
[0037]在其中一個實施例中，所述第三P溝道薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接B節(jié)點，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0038]在其中一個實施例中，所述第四P溝道薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接A節(jié)點，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0039]在其中一個實施例中，所述第五P溝道薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接時鐘CKB，第二源極/漏極連接輸出端口 OUT。
[0040]在其中一個實施例中，所述第六P溝道薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0041]在其中一個實施例中，所述第7薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接輸出端口 0UT，第二源極/漏極連接恒定高電壓信號輸入端口 VGH。
[0042 ]根據(jù)本發(fā)明的第二方面，提供了一種柵極驅(qū)動電路。
[0043]—種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括級聯(lián)的多個所述的移位寄存器。
[0044]本發(fā)明提供了一種移位寄存器，所述移位寄存器包括:第一輸入時鐘端口 CK、第二輸入時鐘端口CKB、信號輸入端口 IN、信號輸出端口0UT、A節(jié)點和B節(jié)點；多個P溝道薄膜晶體管，包括第一 P溝道薄膜晶體管Ml、第二 P溝道薄膜晶體管M2、第三P溝道薄膜晶體管M3、第四P溝道薄膜晶體管M4、第五P溝道薄膜晶體管M5、第六P溝道薄膜晶體管M6、第七P溝道薄膜晶體管M7;多個電容，包括第一電容Cl和第二電容C2;其中，所述第一輸入時鐘端口CK連接第一 P溝道薄膜晶體管Ml和第二 P溝道薄膜晶體管M2，所述第二輸入時鐘端口 CKB連接第一電容C2的第一節(jié)點，所述信號輸入端口 IN連接第一源極/漏極，所述信號輸出端口連接第二電容C2和所述第一源極/漏極。該移位寄存器利用了電容耦合的作用，當(dāng)節(jié)點A為低電平時，TFT導(dǎo)通，節(jié)點B輸出高電平；當(dāng)節(jié)點A為高電平時，TFT關(guān)斷，在電容耦合的作用使得節(jié)點B隨著CKB的跳動而跳動。在正常驅(qū)動工作的條件下，節(jié)點A有99%以上時間處于高電平狀態(tài)，TFT為關(guān)斷狀態(tài)，節(jié)點B隨CKB的變化而變化。
[0045]實施例2
圖2是本發(fā)明一種移位寄存器的第二實施例的電路原理圖。
[0046]結(jié)構(gòu)描述如下:
第I薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接信號輸入端IN，第二源極/漏極連接A節(jié)點；
第2薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接VGH，第二源極/漏極連接B節(jié)點； 第3薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接B節(jié)點，第二源極/漏極連接VGH;
第4薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接A節(jié)點，第二源極/漏極連接輸出端口 OUT;
第5薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接時鐘CKB，第二源極/漏極連接輸出端口 OUT;
第6薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接
VGH ；
第7薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接輸出端口 0UT，第二源極/漏極連接 VGH;
電容I第一節(jié)點連接時鐘CKB，第二節(jié)點連接B節(jié)點；
電容2第一節(jié)點連接A節(jié)點，第二節(jié)點連接輸出端口 OUT;
實施例3
圖3是本發(fā)明一種移位寄存器的第三實施例的電路原理圖的結(jié)構(gòu)，描述如下:
第I薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接信號輸入端IN，第二源極/漏極連接A節(jié)點；
第2薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接VGH，第二源極/漏極連接B節(jié)點； 第3薄膜晶體管柵極連接輸出端口 OUT，第一源極/漏極連接B節(jié)點，第二源極/漏極連接
VGH ；
第4薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接A節(jié)點，第二源極/漏極連接VGH;
第5薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接時鐘CKB，第二源極/漏極連接輸出端口 OUT;
第6薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接
VGH ；
第7薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接輸出端口 0UT，第二源極/漏極連接 VGH;
電容I第一節(jié)點連接時鐘CKB，第二節(jié)點連接B節(jié)點；
電容2第一節(jié)點連接A節(jié)點，第二節(jié)點連接輸出端口 OUT;
實施例4
圖4是本發(fā)明一種移位寄存器的第四實施例的電路原理圖的描述如下: 第I薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接信號輸入端IN，第二源極/漏極連接A節(jié)點；
第2薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接VGH，第二源極/漏極連接B節(jié)點； 第3薄膜晶體管柵極連接輸出端口 OUT，第一源極/漏極連接B節(jié)點，第二源極/漏極連接
VGH ；
第4薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接A節(jié)點，第二源極/漏極連接輸出端口 OUT;
第5薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接時鐘CKB，第二源極/漏極連接輸出端口 OUT;
第6薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接
VGH ；
第7薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接輸出端口 0UT，第二源極/漏極連接 VGH;
電容I第一節(jié)點連接時鐘CKB，第二節(jié)點連接B節(jié)點；
電容2第一節(jié)點連接A節(jié)點，第二節(jié)點連接輸出端口 OUT;
以上四個實施例輸出拉高電平均由TFT M6和M7輪流動作實現(xiàn)，故降低了電壓應(yīng)力對其影響。下面解釋電路如何克服寄生參數(shù)影響。
[0047]參看圖6的本發(fā)明一種柵極驅(qū)動電路的電路原理圖。
[0048]該ITlC電路架構(gòu)利用了電容耦合的作用，當(dāng)節(jié)點A為低電平時，TFT導(dǎo)通，節(jié)點B輸出高電平；當(dāng)節(jié)點A為高電平時，TFT關(guān)斷，在電容耦合的作用使得節(jié)點B隨著CKB的跳動而跳動。在正常驅(qū)動工作的條件下，節(jié)點A有99%以上時間處于高電平狀態(tài)，TFT為關(guān)斷狀態(tài)，節(jié)點B隨CKB的變化而變化。圖中Cgd表示該TFT的寄生電容，由于節(jié)點A在維持高電平的時候會存在電壓毛刺、故Cgd的耦合作用也會使得節(jié)點B電壓出現(xiàn)再分配，從而使得節(jié)點B電壓發(fā)生“漂移”，參見圖9節(jié)點B的波形示意。
[0049]圖6是本發(fā)明中的寄生電容帶來的不穩(wěn)定影響的示意圖。圖7是本發(fā)明的第一和第二實施例中解決寄生電容帶來的不穩(wěn)定影響的示意圖。圖8是本發(fā)明實施例三和四的解決方式。通過使用CK信號在每個時鐘周期先對節(jié)點B進(jìn)行復(fù)位，然后再利用耦合作用實現(xiàn)跳動，當(dāng)移位寄存器有脈沖輸出時，通過節(jié)點A或者移位寄存器的輸出端控制節(jié)點B輸出高電平。圖1O展示了本方案的仿真效果示意圖，節(jié)點B波形穩(wěn)定。
[0050]圖11提供了該移位寄存器單元電路的時序波形。在這里，第一時鐘信號波形為CK，第二時鐘信號波形為CKB，CK和CKB的時鐘頻率和時鐘周期均一致。在任意時刻中，CK和CKB最多只有一個時鐘信號輸出低電平。這兩個時鐘信號的高電平為VGH、低電平為VGL。
[0051]為了依次地產(chǎn)生掃描信號，把移位寄存器單元電路級聯(lián)。級聯(lián)后的電路如圖5所示，各級移位寄存器單元均為一致的。具體地說，就是把前一級的輸出端口連接后一級的輸入端口，SN(N)為第N級的輸出信號，同時也作為第N+1級的輸入信號。每級的輸入時鐘端口連接有所不同。各級的三個輸入時鐘端口連接描述如下:
第一級的第一時鐘信號接CK，第二時鐘信號接CKB;
第二級的第一時鐘信號接CKB，第二時鐘信號接CK;
第三級的連接方法與第一級相同，第四級的連接方法與第二級相同，每兩級循環(huán)一次。如此類推。
[0052]圖12展示了圖11前兩級的級聯(lián)輸出波形，以說明其上下級級聯(lián)輸出關(guān)系。
[0053]圖13還展示了該電路結(jié)構(gòu)使用N溝道TFT的級聯(lián)輸出波形。相應(yīng)地，四個實施例原理圖中所有PTFT全部換成NTFT，同時VGH電平需要更換成VGL電平。
[0054]結(jié)合原理圖(圖1、圖2、圖3，圖4以及時序圖(圖11))，就該移位寄存器電路的工作過程進(jìn)行推導(dǎo)分析。
[0055]實施例1:
Tl階段，IN輸入高電平(VGH)，CK也為高電平，CKB為低電平(VGL) J2關(guān)斷，節(jié)點B由于Cl的作用由上一階段的高電平跳變?yōu)榈碗娖?。M4導(dǎo)通，節(jié)點A為高電平。端口 OUT由于M6導(dǎo)通輸出高電平。
[0056]T2階段，IN輸入低電平，CK也為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為低電平。M2和M3導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M5和M7的導(dǎo)通輸出高電平。
[0057]T3階段，IN輸入高電平，CK也為高電平，CKB為低電平。此階段Ml截止，CKB由上階段高電平跳變?yōu)榈碗娖剑捎贑2的作用，節(jié)點A獲得比低電平更低的電壓。節(jié)點B由于M3導(dǎo)通，為高電平。此階段M5導(dǎo)通，端口 OUT輸出低電平。
[0058]T4階段，IN輸入高電平，CK為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為高電平。M2導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M7導(dǎo)通輸出高電平。
[0059]下一階段實際上就是重復(fù)Tl階段的過程，故不再贅述。
[0060]實施例2:
Tl階段，IN輸入高電平(VGH)，CK也為高電平，CKB為低電平(VGL) J2關(guān)斷，節(jié)點B由于Cl的作用由上一階段的高電平跳變?yōu)榈碗娖?。端?OUT由于M6導(dǎo)通輸出高電平。M4導(dǎo)通，節(jié)點A與輸出端電壓相等，M5截止。
[0061]T2階段，IN輸入低電平，CK也為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為低電平。M2和M3導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M5和M7的導(dǎo)通輸出高電平。
[0062]T3階段，IN輸入高電平，CK也為高電平，CKB為低電平。此階段Ml截止，CKB由上階段高電平跳變?yōu)榈碗娖剑捎贑2的作用，節(jié)點A獲得比低電平更低的電壓。節(jié)點B由于M3導(dǎo)通，為高電平。此階段M5導(dǎo)通，端口 OUT輸出低電平。
[0063]T4階段，IN輸入高電平，CK為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為高電平。M2導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M7導(dǎo)通輸出高電平
下一階段實際上就是重復(fù)Tl階段的過程，故不再贅述。
[0064]實施例3:
Tl階段，IN輸入高電平(VGH)，CK也為高電平，CKB為低電平(VGL) J2關(guān)斷，節(jié)點B由于Cl的作用由上一階段的高電平跳變?yōu)榈碗娖?。M4導(dǎo)通，節(jié)點A為高電平。端口 OUT由于M6導(dǎo)通輸出高電平。
[0065]T2階段，IN輸入低電平，CK也為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為低電平。M2導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M5和M7的導(dǎo)通輸出高電平。
[0066]T3階段，IN輸入高電平，CK也為高電平，CKB為低電平。此階段Ml截止，CKB由上階段高電平跳變?yōu)榈碗娖剑捎贑2的作用，節(jié)點A獲得比低電平更低的電壓。端口OUT電壓開始下降，直到變化幅度超過M3的閾值，M3導(dǎo)通，節(jié)點B維持高電平。此階段M5導(dǎo)通，端口OUT輸出低電平。
為保證負(fù)載驅(qū)動能力，通常TFT M5的尺寸選用上寬長比W/L最大，因此M5的下拉速度比節(jié)點B親合速度更快，從而實現(xiàn)節(jié)點B拉高。
[0067]T4階段，IN輸入高電平，CK為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為高電平。M2導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M7導(dǎo)通輸出高電平。
[0068]下一階段實際上就是重復(fù)Tl階段的過程，故不再贅述。
[0069]實施例4:
Tl階段，IN輸入高電平(VGH)，CK也為高電平，CKB為低電平(VGL) J2關(guān)斷，節(jié)點B由于Cl的作用由上一階段的高電平跳變?yōu)榈碗娖?。端?OUT由于M6導(dǎo)通輸出高電平。M4導(dǎo)通，節(jié)點A與輸出端電壓相等，M5截止。
[0070]T2階段，IN輸入低電平，CK也為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為低電平。M2導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M5和M7的導(dǎo)通輸出高電平。
[0071]T3階段，IN輸入高電平，CK也為高電平，CKB為低電平。此階段Ml截止，CKB由上階段高電平跳變?yōu)榈碗娖?，由于C2的作用，節(jié)點A獲得比低電平更低的電壓。端口OUT電壓開始下降，直到變化幅度超過M3的閾值，M3導(dǎo)通，節(jié)點B維持高電平。此階段M5導(dǎo)通，端口OUT輸出低電平。
T4階段，IN輸入高電平，CK為低電平，CKB為高電平。Ml導(dǎo)通，節(jié)點A為高電平。M2導(dǎo)通，節(jié)點B為高電平。端口 OUT由于M7導(dǎo)通輸出高電平。
[0072]下一階段實際上就是重復(fù)Tl階段的過程，故不再贅述。
[0073]以上對本發(fā)明運行原理進(jìn)行了詳細(xì)介紹，上述運行原理的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在【具體實施方式】及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。
【主權(quán)項】
1.一種移位寄存器，其特征在于，所述移位寄存器包括: 第一輸入時鐘端口CK、第二輸入時鐘端口CKB、信號輸入端口 IN、信號輸出端口OUT、A節(jié)點和B節(jié)點； 多個P溝道薄膜晶體管，包括第一 P溝道薄膜晶體管M1、第二 P溝道薄膜晶體管M2、第三P溝道薄膜晶體管M3、第四P溝道薄膜晶體管M4、第五P溝道薄膜晶體管M5、第六P溝道薄膜晶體管M6、第七P溝道薄膜晶體管M7; 多個電容，包括第一電容Cl和第二電容C2; 其中，所述第一輸入時鐘端口CK連接第一P溝道薄膜晶體管Ml和第二P溝道薄膜晶體管M2，所述第二輸入時鐘端口 CKB連接第一電容Cl的第一節(jié)點，所述信號輸入端口 IN連接第一源極/漏極，所述信號輸出端口連接第二電容C2。2.根據(jù)權(quán)利要求1所述的一種移位寄存器，其特征在于，所述移位寄存器還包括恒定高電壓信號輸入端口 VGH和恒定低電壓信號輸入端口 VGL。3.根據(jù)權(quán)利要求1所述的一種移位寄存器，其特征在于，所述第一P溝道薄膜晶體管Ml的柵極連接時鐘CK，第一源極/漏極連接信號輸入端IN，第二源極/漏極連接A節(jié)點。4.根據(jù)權(quán)利要求1所述的一種移位寄存器，其特征在于，所述第二P溝道薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接恒定高電壓信號輸入端口 VGH，第二源極/漏極連接B節(jié)點。5.根據(jù)權(quán)利要求1所述的一種移位寄存器，其特征在于，所述第三P溝道薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接B節(jié)點，第二源極/漏極連接恒定高電壓信號輸入端口VGH06.根據(jù)權(quán)利要求2所述的一種移位寄存器，其特征在于，所述第四P溝道薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接A節(jié)點，第二源極/漏極連接恒定高電壓信號輸入端口VGH07.根據(jù)權(quán)利要求2所述的一種移位寄存器，其特征在于，所述第五P溝道薄膜晶體管柵極連接A節(jié)點，第一源極/漏極連接時鐘CKB，第二源極/漏極連接輸出端口OUT。8.根據(jù)權(quán)利要求1所述的一種移位寄存器，其特征在于，所述第六P溝道薄膜晶體管柵極連接B節(jié)點，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接恒定高電壓信號輸入端口 VGH ο9.根據(jù)權(quán)利要求1所述的一種移位寄存器，其特征在于，所述第7薄膜晶體管柵極連接時鐘CK，第一源極/漏極連接輸出端口 OUT，第二源極/漏極連接恒定高電壓信號輸入端口VGH010.—種柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路包括級聯(lián)的多個權(quán)利要求1-9所述的移位寄存器。
【文檔編號】G09G3/20GK106067325SQ201610540557
【公開日】2016年11月2日
【申請日】2016年7月11日
【發(fā)明人】阮偉文, 吳錦坤, 胡君文, 田棟協(xié), 謝志生, 蘇君海, 李建華
【申請人】信利（惠州）智能顯示有限公司