一種高速數(shù)據(jù)采集系統(tǒng)中的sdram控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及數(shù)據(jù)存儲(chǔ)領(lǐng)域，尤其是一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法。
【背景技術(shù)】
[0002] 目前，現(xiàn)有技術(shù)中，大量的數(shù)據(jù)在高速數(shù)據(jù)采集和存儲(chǔ)系統(tǒng)中需要的暫時(shí)存儲(chǔ)，即 相當(dāng)大的中間緩存，使用 SDRAM (Synchronous Dynamic Random Access Memory，同步動(dòng)態(tài) 隨機(jī)存儲(chǔ)器）作為數(shù)據(jù)緩存是一種非常有效的方法。SDRAM作數(shù)據(jù)緩存不僅具有大容量和 速度快的特點(diǎn)，而且在價(jià)格和功耗方面也占有很大的優(yōu)勢(shì)。但是，由于SDRAM的基本存儲(chǔ)單 元是基于MOS管（metal oxide semiconductor,場(chǎng)效應(yīng)管）和電容的，這與SRAM的存儲(chǔ)結(jié) 構(gòu)有較大差異，因此其控制機(jī)制比較復(fù)雜。
[0003] 上述論述內(nèi)容目的在于向讀者介紹可能與下面將被描述和/或主張的本發(fā)明的 各個(gè)方面相關(guān)的技術(shù)的各個(gè)方面，相信該論述內(nèi)容有助于為讀者提供背景信息，以有利于 更好地理解本發(fā)明的各個(gè)方面，因此，應(yīng)了解是以這個(gè)角度來閱讀這些論述，而不是承認(rèn)現(xiàn) 有技術(shù)。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于避免現(xiàn)有技術(shù)中的不足而提供一種高速數(shù)據(jù)采集系統(tǒng)中的 SDRAM控制方法，其可以在高速數(shù)據(jù)采集系統(tǒng)中實(shí)現(xiàn)高速讀寫。
[0005] 本發(fā)明的目的通過以下技術(shù)方案實(shí)現(xiàn)： 提供一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，所述高速數(shù)據(jù)采集系統(tǒng)包括有 SDRAM存儲(chǔ)器、時(shí)鐘模塊和由FPGA (Field - Programmable Gate Array現(xiàn)場(chǎng)可編程門陣 列）芯片實(shí)現(xiàn)的控制器，所述控制器包括有主狀態(tài)機(jī)和片上鎖相環(huán)，所述SDRAM控制方法包 括以下步驟： A、 利用片上鎖相環(huán)將時(shí)鐘模塊的輸入時(shí)鐘倍頻并移相，使控制器在時(shí)鐘信號(hào)的上升沿 對(duì)命令進(jìn)行采樣； B、 所述控制器向SDRAM發(fā)出預(yù)充電命令、刷新命令和模式寄存器裝載命令； C、 所述主狀態(tài)機(jī)對(duì)SDRAM進(jìn)行讀/寫操作，其中SDRAM的寫地址采用遞增模式連續(xù)變 化，SDRAM的讀地址采用分段模式將一行的數(shù)據(jù)分段讀出。
[0006] 其中，所述步驟C中SDRAM的讀/寫操作均采用突發(fā)長(zhǎng)度為4的突發(fā)方式流水讀 /寫。
[0007] 其中，所述主狀態(tài)機(jī)的刷新方式采用自動(dòng)刷新模塊。
[0008] 其中，所述SDRAM讀命令輸入到數(shù)據(jù)輸出延時(shí)為2個(gè)時(shí)鐘周期。
[0009] 其中，所述SDRAM存儲(chǔ)器和控制器采用相同的時(shí)鐘信號(hào)。
[0010] 本發(fā)明的有益效果：本發(fā)明根據(jù)數(shù)據(jù)采集系統(tǒng)讀/寫地址生成方式的不同，寫地 址采用遞增模式，讀地址采用分段模式，不考慮整頁(yè)讀寫，也不考慮隨機(jī)存取模式，而是只 采用突發(fā)長(zhǎng)度為4的突發(fā)方式流水讀/寫，從而實(shí)現(xiàn)數(shù)據(jù)的高速采集；同時(shí)，本發(fā)明方法中 的接口狀態(tài)機(jī)通過FPGA內(nèi)部實(shí)現(xiàn)，使得其更新和平臺(tái)轉(zhuǎn)移更方便。本發(fā)明作為一種高速數(shù) 據(jù)采集系統(tǒng)中的SDRAM控制方法，可廣泛應(yīng)用于數(shù)據(jù)存儲(chǔ)領(lǐng)域。
【附圖說明】
[0011] 利用附圖對(duì)本發(fā)明作進(jìn)一步說明，但附圖中的實(shí)施例不構(gòu)成對(duì)本發(fā)明的任何限 制，對(duì)于本領(lǐng)域的普通技術(shù)人員，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)以下附圖獲得 其它的附圖。
[0012] 圖1為本發(fā)明高速數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)示意圖。
[0013] 圖2為本發(fā)明方法的主步驟流程圖。
【具體實(shí)施方式】
[0014] 為了使本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖和具體實(shí) 施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述，需要說明的是，在不沖突的情況下，本申請(qǐng)的實(shí)施例及 實(shí)施例中的特征可以相互組合。
[0015] 本發(fā)明的核心在于提供一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，其可可以在 高速數(shù)據(jù)采集系統(tǒng)中實(shí)現(xiàn)高速讀寫。
[0016] 如圖1所示，所述高速數(shù)據(jù)采集系統(tǒng)包括有SDRAM存儲(chǔ)器、時(shí)鐘模塊和由FPGA芯 片實(shí)現(xiàn)的控制器，所述控制器包括有主狀態(tài)機(jī)和片上鎖相環(huán)。
[0017] SDRAM的生產(chǎn)廠商很多，但生產(chǎn)的SDRAM內(nèi)部結(jié)構(gòu)大同小異。它的同步接口、完全 流水線的內(nèi)部結(jié)構(gòu)以及對(duì)突發(fā)傳輸?shù)闹С质蛊鋼碛泻芨叩臄?shù)據(jù)速率，目前SDRAM的最高頻 率可達(dá)到200MHz，其單片容量也可以達(dá)到512Mbit以上。SDRAM內(nèi)部以BANK為組織，由行、 列地址共同尋址，這在很大程度上減少了地址位，提高了器件的實(shí)用性，同時(shí)使尋址變得更 加復(fù)雜。由于為了提高SDRAM的存儲(chǔ)容量，其采用硅片電容來存儲(chǔ)信息，但隨著時(shí)間的推 移，必須給電容重新充電才能保持電容里數(shù)據(jù)信息的完整，這就是所謂的刷新，它的存在也 給SDRAM帶來了應(yīng)用上的難度。SDRAM內(nèi)部的操作是由命令來控制的，這些操作包括：模 式寄存器設(shè)置、預(yù)充電、激活、讀/寫、自動(dòng)刷新、自刷新、突發(fā)終止、空操作以及命令禁止操 作。SDRAM的控制命令是片選信號(hào)（CSn)、行地址選通（RASn)、列地址選通（CASn)、寫使 能（WEn) 4個(gè)信號(hào)的組合，具體情況見表1。
[0018] 表1 SDRAM基本命令及控制信號(hào)
【主權(quán)項(xiàng)】
1. 一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，所述高速數(shù)據(jù)采集系統(tǒng)包括有SDRAM 存儲(chǔ)器、時(shí)鐘模塊和由FPGA芯片實(shí)現(xiàn)的控制器，其特征在于：所述控制器包括有主狀態(tài)機(jī) 和片上鎖相環(huán)，所述SDRAM控制方法包括以下步驟： A、 利用片上鎖相環(huán)將時(shí)鐘模塊的輸入時(shí)鐘倍頻并移相，使控制器在時(shí)鐘信號(hào)的上升沿 對(duì)命令進(jìn)行采樣； B、 所述控制器向SDRAM發(fā)出預(yù)充電命令、刷新命令和模式寄存器裝載命令； C、 所述主狀態(tài)機(jī)對(duì)SDRAM進(jìn)行讀/寫操作，其中SDRAM的寫地址采用遞增模式連續(xù)變 化，SDRAM的讀地址采用分段模式將一行的數(shù)據(jù)分段讀出。
2. 根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，其特征在于： 所述步驟C中SDRAM的讀/寫操作均采用突發(fā)長(zhǎng)度為4的突發(fā)方式流水讀/寫。
3. 根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，其特征在于： 所述主狀態(tài)機(jī)的刷新方式采用自動(dòng)刷新模塊。
4. 根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，其特征在于： 所述SDRAM讀命令輸入到數(shù)據(jù)輸出延時(shí)為2個(gè)時(shí)鐘周期。
5. 根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，其特征在于： 所述SDRAM存儲(chǔ)器和控制器采用相同的時(shí)鐘信號(hào)。
【專利摘要】本發(fā)明公開了一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法，所述高速數(shù)據(jù)采集系統(tǒng)包括有SDRAM存儲(chǔ)器、時(shí)鐘模塊和由FPGA芯片實(shí)現(xiàn)的控制器，所述控制器包括有主狀態(tài)機(jī)和片上鎖相環(huán)，所述控制方法包括有以下步驟：A、時(shí)鐘輸入的倍頻、移相；B、SDRAM初始化；C、所述主狀態(tài)機(jī)的分別讀/寫操作。本發(fā)明方法根據(jù)數(shù)據(jù)采集系統(tǒng)讀/寫地址生成方式的不同，寫地址采用遞增模式，讀地址采用分段模式，不考慮整頁(yè)讀寫，也不考慮隨機(jī)存取模式，而是只采用突發(fā)長(zhǎng)度為4的突發(fā)方式流水讀/寫，從而實(shí)現(xiàn)數(shù)據(jù)高速采集；同時(shí)，本發(fā)明方法中的接口狀態(tài)機(jī)通過FPGA內(nèi)部實(shí)現(xiàn)，使得其更新和平臺(tái)轉(zhuǎn)移更方便。本發(fā)明作為一種高速數(shù)據(jù)采集系統(tǒng)中的SDRAM控制方法可廣泛應(yīng)用于數(shù)據(jù)存儲(chǔ)領(lǐng)域。
【IPC分類】G11C7-10, G11C11-4063
【公開號(hào)】CN104658578
【申請(qǐng)?zhí)枴緾N201510103038
【發(fā)明人】魏愛香, 林康保, 招瑜, 劉俊
【申請(qǐng)人】廣東工業(yè)大學(xué)
【公開日】2015年5月27日
【申請(qǐng)日】2015年3月10日