一種基于憶阻的非易失性d觸發(fā)器電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型屬于數(shù)字電路領(lǐng)域，更具體地，設(shè)及一種基于憶阻的非易失性D觸發(fā)器 電路。
【背景技術(shù)】
[0002] 憶阻器是除電阻、電容、電感之外的第四種基本電路元件。憶阻器的概念最先由加 州大學(xué)伯克利分校的蔡少堂化eon. 0. Chua)教授于1971年提出。眾所周知，電阻R (Resistor)表示電路中電壓與電流之間的關(guān)系，電容C(化pacitor)表示電荷量和電壓之間 的關(guān)系，電感U Inductor)表示磁通量與電流之間的關(guān)系。根據(jù)對(duì)稱(chēng)性理論，蔡少堂認(rèn)為理 論上存在一種元件，表示磁通量與電荷量之間的關(guān)系。由于運(yùn)種元件具備和電阻同樣的單 位(歐姆），同時(shí)具備非易失性，只有在電流流過(guò)的情況下，憶阻值才會(huì)改變，因此蔡少堂才 將運(yùn)種元件命名為憶阻器(Memristor)。
[0003] 2008年，惠普實(shí)驗(yàn)室基于Pt-TiOs-Pt材料首次制造出了實(shí)物憶阻器。自從憶阻器 實(shí)物問(wèn)世W來(lái)，憶阻器已經(jīng)成為一個(gè)全新的研究熱點(diǎn)，在存儲(chǔ)、人工神經(jīng)網(wǎng)絡(luò)W及邏輯計(jì)算 等領(lǐng)域中得到越來(lái)越多的研究和應(yīng)用。
[0004] 觸發(fā)器是一種應(yīng)用在數(shù)字電路上且具有記憶功能的時(shí)序邏輯基本組件，因此是構(gòu) 成時(shí)序邏輯電路W及各種復(fù)雜數(shù)字系統(tǒng)的最基本邏輯單元。D觸發(fā)器的特性為：當(dāng)控制信號(hào) CP = O時(shí)，輸出信號(hào)保持；當(dāng)控制信號(hào)CP=I時(shí)，輸出信號(hào)與輸入相同。運(yùn)種特性可W構(gòu)造鎖 存器W及構(gòu)成其他類(lèi)型的觸發(fā)器，所WD觸發(fā)器是數(shù)字系統(tǒng)的時(shí)序電路的重要基礎(chǔ)。
[0005] 在現(xiàn)有技術(shù)中，由D觸發(fā)器構(gòu)成的時(shí)序電路中通常只能在能夠提供穩(wěn)定電源場(chǎng)合 下工作，如果在一些需要斷電時(shí)保持其中間工作狀態(tài)的場(chǎng)合，則需要外加存儲(chǔ)單元實(shí)現(xiàn)非 易失性。
[0006] 憶阻器具有非易失性，即使斷電也不會(huì)丟失數(shù)據(jù)，因此在信號(hào)保持方面具有極大 優(yōu)勢(shì)。將憶阻器的存儲(chǔ)能力和數(shù)據(jù)處理能力結(jié)合起來(lái)，用在D觸發(fā)器的信號(hào)保持中，可W極 大的提高速度并降低功耗，同時(shí)憶阻器為納米級(jí)的器件也有效地減少了器件的體積。
[0007] 在中國(guó)實(shí)用新型專(zhuān)利說(shuō)明書(shū)CN103051307A中公開(kāi)了一種基于憶阻器的非揮發(fā)D觸 發(fā)器，雖然該電路充分利用憶阻的非易失與阻變特性，實(shí)現(xiàn)D觸發(fā)器的功能，但是也存在明 顯缺陷：要求兩個(gè)反相串聯(lián)的憶阻器的初始狀態(tài)分別處于高阻和低阻狀態(tài)，否則輸出端的 反相器的可能不能正確的識(shí)別初始狀態(tài);憶阻器的阻值發(fā)生變化需要時(shí)間，使得傳輸延遲 時(shí)間（時(shí)鐘脈沖CP上升沿至輸出端新?tīng)顟B(tài)穩(wěn)定建立起來(lái)的時(shí)間定義為傳輸延遲時(shí)間)變長(zhǎng)。 【實(shí)用新型內(nèi)容】
[000引針對(duì)現(xiàn)有技術(shù)缺陷或者技術(shù)需求，本實(shí)用新型提供了一種基于憶阻器的非易失性 D觸發(fā)器電路，其目的在于既可利用憶阻器的阻變特性來(lái)實(shí)現(xiàn)觸發(fā)功能，又利用憶阻器的非 易失性實(shí)現(xiàn)鎖存功能，同時(shí)通過(guò)改進(jìn)電路結(jié)構(gòu)提高電路的響應(yīng)速度。
[0009]本實(shí)用新型提供了一種基于憶阻的非易失性D觸發(fā)器，包括憶阻器ME、定值電阻R、 第一 MOS管、第二MOS管、第SMOS管、第一反相器NI、第二反相器N2和第S反相器N3;所述第 一 MOS管的控制端作為時(shí)鐘信號(hào)輸入端CP，所述第一 MOS管的一端接第一反相器Nl的輸入端 W及第二反相器N2的輸入端，所述第一 MOS管的另一端作為觸發(fā)器的信號(hào)輸入端D;所述第 一 MOS管的控制端用于控制所述第一 MOS管的一端與另一端的導(dǎo)通;所述第二MOS管的控制 端作為時(shí)鐘信號(hào)輸入端CP，所述第二MOS管的一端接第一反相器Nl的輸出端，所述第二MOS 管的的另一端與所述第立MOS管的一端W及憶阻器ME的第一端相連;所述第二MOS管的控制 端用于控制所述第二MOS管的一端與另一端的導(dǎo)通;所述第立MOS管的控制端作為時(shí)鐘信號(hào) 輸入端CP，所述第SMOS管的另一端與讀電壓Vr相連;所述第SMOS管的控制端用于控制所 述第立MOS管的一端與另一端的導(dǎo)通;所述第二反相器N2的輸入端還連接憶阻器ME2的第二 端W及定值電阻R的一端，所述第二反相器N2的作為觸發(fā)器的反相輸出端虧。。t .所述定值 電阻R的另一端接地;所述第=反相器N3的輸入端連接第二反相器N2的輸出端，所述第=反 相器N3的輸出端作為觸發(fā)器的正相輸出端Vnut。
[0010] 更進(jìn)一步地，所述第一MOS管和所述第二MOS管均為匪OS管時(shí)，所述第；騰5管為 PMOS管;所述第一醒OS管Ml的柵極作為時(shí)鐘信號(hào)輸入端CP，所述第一 NMOS管Ml的漏極接第 一反相器Nl的輸入端W及第二反相器N2的輸入端，所述第一 NMOS管Ml的源極作為觸發(fā)器的 信號(hào)輸入端D;所述第二NMOS管M2的柵極作為時(shí)鐘信號(hào)輸入端CP，所述第二醒OS管M2的漏極 接第一反相器Nl的輸出端，所述第二NMOS管M2的源極與所述PMOS管Pl的漏極W及憶阻器ME 的第一端相連;所述PMOS管Pl的柵極作為時(shí)鐘信號(hào)輸入端CP，所述PMOS管Pl的漏極接第二 醒OS管M2的源極W及憶阻器ME的第一端，所述PMOS管Pl的源極與PMOS管Pl與讀電壓Vr相 連。
[0011] 更進(jìn)一步地，當(dāng)時(shí)鐘信號(hào)CP為高電平時(shí)，控制所述第一 NMOS管Ml和所述第二NMOS 管M2導(dǎo)通，使得觸發(fā)器輸入端信號(hào)與第二反相器N2的輸入端相連W及第一反相器Nl的輸出 端與憶阻器ME第一端相連，對(duì)所述憶阻器進(jìn)行寫(xiě)操作。
[0012] 更進(jìn)一步地，當(dāng)時(shí)鐘信號(hào)CP為低電平時(shí)，控制所述第一 NMOS管Ml和所述第二NMOS 管M2截止，而PMOS管Pl導(dǎo)通，使得讀電壓Vr與憶阻器ME第一端相連，對(duì)所述憶阻器進(jìn)行讀操 作。
[0013] 更進(jìn)一步地，憶阻器與定值電阻構(gòu)成的分壓電路將存儲(chǔ)的阻值狀態(tài)信息轉(zhuǎn)化成電 平信號(hào)輸出。
[0014] 更進(jìn)一步地，讀電壓Vr小于闊值電壓Vth。
[0015] 總體而言，通過(guò)本實(shí)用新型所構(gòu)思的W上技術(shù)方案與現(xiàn)有技術(shù)相比，能夠取得下 列在非易失性存儲(chǔ)的有益效果：
[0016] (1)與傳統(tǒng)觸發(fā)器相比，本實(shí)用新型提供的基于憶阻器的非易失性D觸發(fā)器電路使 用的MOS管器件較少，結(jié)構(gòu)得到了簡(jiǎn)化，減小了電路面積，可W提高系統(tǒng)的集成度。
[0017] (2)憶阻器的阻值在斷電情況下不會(huì)改變，能夠在斷電情況下保存信息，所W功耗 將大大減少。
[0018] (3)與現(xiàn)有技術(shù)相比對(duì)于信號(hào)的處理速度大大提高。具體地:現(xiàn)有技術(shù)(實(shí)用新型 名稱(chēng)為一種基于憶阻器的非揮發(fā)D觸發(fā)器，公開(kāi)號(hào)為CN201210574495.X)也提出了基于憶阻 器的D觸發(fā)器，但是兩者電路實(shí)現(xiàn)不同；同時(shí)相比于該技術(shù)，本實(shí)用新型在處理速度上有很 大提高:在觸發(fā)階段，現(xiàn)有技術(shù)中輸入端是通過(guò)憶阻器與輸出端相連，運(yùn)導(dǎo)致輸入信號(hào)必須 先改變憶阻器的狀態(tài)，然后才能使得輸出與輸入保持一致，而改變憶阻器的狀態(tài)需要消耗 一定時(shí)間，運(yùn)就造成了在信號(hào)處理上的時(shí)間延遲;但是本實(shí)用新型在觸發(fā)階段，輸入端通過(guò) 醒OS管Ml(在觸發(fā)階段為導(dǎo)通狀態(tài)）與導(dǎo)線(xiàn)直接與輸出端相連，運(yùn)就大大減小時(shí)間延遲，提 供信號(hào)處理速度。
【附圖說(shuō)明】

[0019] 圖1是憶阻器電路符號(hào)；
[0020] 圖2是憶阻器時(shí)所表現(xiàn)出的電流一電壓曲線(xiàn)圖；
[0021] 圖3是本實(shí)用新型實(shí)施例提供的基于憶阻的非易失性D觸發(fā)器的具體電路圖；
[0022] 圖4是本實(shí)用新型實(shí)施例提供的基于憶阻的非易失性D觸發(fā)器的仿真波形圖。
【具體實(shí)施方式】
[0023] 為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，W下結(jié)合附圖及實(shí)施 例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用W解釋 本實(shí)用新型，并不用于限定本實(shí)用新型。此外，下面所描述的本實(shí)用新型各個(gè)實(shí)施方式中所 設(shè)及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可W相互組合。
[0024] 圖2是單個(gè)憶阻器所表現(xiàn)出來(lái)的電流-電壓特性曲線(xiàn)圖，從圖中可W看出，當(dāng)正向 電壓值大于闊值Vth(闊值電壓Vth的大小與構(gòu)成憶阻器的材料有關(guān)系，通常是根據(jù)電路設(shè)計(jì) 要求選擇合適闊值電壓的憶阻器，例如，可W為4.5V)時(shí)，憶阻器會(huì)變成低阻態(tài)；當(dāng)負(fù)電壓大 于闊值-Vth時(shí)，憶阻器會(huì)變成高阻態(tài);本實(shí)用新型就是利用上面所述的憶阻器阻變特性，對(duì) 憶阻器單元的電壓范圍加 W控制，由此達(dá)到控制憶阻器狀態(tài)，實(shí)現(xiàn)觸發(fā)器的觸發(fā)功能；同時(shí) 從圖可得當(dāng)憶阻器兩端的電壓在-Vth和Vth之間時(shí)，憶阻器的阻值不會(huì)發(fā)生改變，利用運(yùn)種 闊值特性與分壓電路，本設(shè)計(jì)將憶阻器的阻值狀態(tài)轉(zhuǎn)化成電平信號(hào)進(jìn)行輸出。
[0025] 圖3是本實(shí)用新型基于憶阻的非易失性D觸發(fā)器的電路結(jié)構(gòu)示意圖。如圖3所示，該 觸發(fā)器包括憶阻器ME、定值電阻R、第一 NMOS管Ml、第二NMOS管M2、第一反相器Nl、第二反相 器N2、第S反相器N3W及PMOS管P1。其中上述Ml和M2的柵極作為時(shí)鐘信號(hào)輸入端CP，M1源極 作為觸發(fā)器的輸入端，Ml漏極接第一反相器Nl與第二反相器N2的輸入端，M2源極接第一反 相器Nl的輸出端，M2漏極接憶阻ME的第一端，PMOS管P1源極接讀電壓Vr，P1漏極接憶阻ME的 第一端，而憶阻ME第二端接定值電阻R的第一端，定值電阻R第二端與地相連，第二反相器N2 與第=反相器N3串聯(lián)，同時(shí)第二反相器N2的輸出端作為觸發(fā)器反相輸出端方。Ut,而第=反 相器N3的輸出端作為觸發(fā)器輸出端Vnut。
[0026] 在本實(shí)用新型實(shí)施例中，醒OS管可W與PMOS管互換，當(dāng)Ml、M2為PMOS管且Pl為NMOS 管時(shí)，CP為低電平時(shí)電路處于觸發(fā)狀態(tài)(輸出電壓隨輸入變化），而CP為高電平是電路處于 保持狀態(tài)(輸出電壓不隨輸入變化，保持上一次的狀態(tài)輸出）。
[0027] 下面參照?qǐng)D4所示的仿真波形圖具體來(lái)解釋本實(shí)用新型的觸發(fā)器的工作原理。
[002引當(dāng)觸發(fā)信號(hào)CP為高電平，輸入信號(hào)D為高電平時(shí)，醒OS管Ml與M2導(dǎo)通，PMOS管Pl截 止，輸入信號(hào)D直接通過(guò)導(dǎo)線(xiàn)輸出至第二反相器N2的輸入端，經(jīng)過(guò)第二反相器N2W及第S反 相器N3,輸出端輸出電壓Vnut輸出高電平，因?yàn)楸緦?shí)用新型是通過(guò)直接將信號(hào)輸出至輸出 端，而不是像現(xiàn)有技術(shù)通過(guò)先改變憶阻狀態(tài)再輸出信號(hào)，運(yùn)樣使得傳輸延遲時(shí)間相對(duì)于現(xiàn) 有方案大大減??；同時(shí)憶阻器的正端與輸入信號(hào)相連接高電平，而憶阻器的負(fù)端接輸入信 號(hào)經(jīng)過(guò)反相器的低電平，使得憶阻器的阻值迅速減小至低阻值Rnn;
[0029] 當(dāng)觸發(fā)信號(hào)CP為高電平，輸入信號(hào)D為低電平時(shí)，醒OS管Ml與M2導(dǎo)通，PMOS管Pl截 止，輸入信號(hào)D直接通過(guò)導(dǎo)線(xiàn)輸出至第二反相器N2的輸入端，經(jīng)過(guò)第二反相器N2W及第S反 相器N3,輸出端輸出電壓Vnut輸出低電平；同時(shí)憶阻器的正端與輸入信號(hào)相接低電平，而憶 阻器的負(fù)端接輸入信號(hào)經(jīng)過(guò)反相器的高電平，使得憶阻器的阻值迅速增大至高阻值Rnff。
[0030] 當(dāng)觸發(fā)信號(hào)CP為低電平時(shí)，無(wú)論輸入信號(hào)D電壓為高電平還是低電平，醒OS管Ml與 M2截止，PMOS管Pl導(dǎo)通，讀電壓Vr在憶阻ME與定值電阻串聯(lián)的中間點(diǎn)產(chǎn)生分壓，分壓點(diǎn)的電 壓為
[0031] 設(shè)置阻值R使得R〇n<<R<<R〇ff，運(yùn)時(shí)當(dāng)憶阻阻值M = Ron時(shí)，輸出電壓為V - V。而當(dāng)憶 阻阻值M = Rnff時(shí)，輸出電壓為Vs 0。由上面觸發(fā)信號(hào)CP為高電平情況的分析可知，當(dāng)D為高 電平時(shí)憶阻器的阻值已經(jīng)變成低阻值R。。，所W此時(shí)輸出端仍然輸出高電平;而當(dāng)D為低電平 時(shí)，憶阻器的阻值變成高阻值Rcff,所W此時(shí)輸出端仍然輸出低電平。綜上所述，CP為低電平 時(shí)實(shí)現(xiàn)了觸發(fā)器鎖存功能。
[0032] 在本實(shí)用新型實(shí)施例中，為了防止保持狀態(tài)改變憶阻器的阻值，所WVXVth。
[0033] 本實(shí)用新型所提供的一種基于憶阻的非易失性D觸發(fā)器電路，所提供的電路性能 穩(wěn)定，仿真測(cè)試效果良好。根據(jù)所提供的電路，可W進(jìn)行實(shí)際樣品的制作。
[0034] 本領(lǐng)域的技術(shù)人員容易理解，W上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不 用W限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改 進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種基于憶阻的非易失性D觸發(fā)器，其特征在于，包括憶阻器ME、定值電阻R、第一 MOS 管、第二M0S管、第三M0S管、第一反相器N1、第二反相器N2和第三反相器N3; 所述第一 M0S管的控制端作為時(shí)鐘信號(hào)輸入端CP，所述第一 M0S管的一端接第一反相器 N1的輸入端以及第二反相器N2的輸入端，所述第一 M0S管的另一端作為觸發(fā)器的信號(hào)輸入 端D;所述第一 M0S管的控制端用于控制所述第一 M0S管的一端與另一端的導(dǎo)通； 所述第二M0S管的控制端作為時(shí)鐘信號(hào)輸入端CP，所述第二M0S管的一端接第一反相器 N1的輸出端，所述第二M0S管的另一端與所述第三M0S管的一端以及憶阻器ME的第一端相 連;所述第二M0S管的控制端用于控制所述第二M0S管的一端與另一端的導(dǎo)通； 所述第三M0S管的控制端作為時(shí)鐘信號(hào)輸入端CP，所述第三M0S管的另一端與讀電壓Vr 相連;所述第三MOS管的控制端用于控制所述第三MOS管的一端與另一端的導(dǎo)通； 所述第二反相器N2的輸入端還連接憶阻器ME2的第二端以及定值電阻R的一端，所述第 二反相器N2的作為觸發(fā)器的反相輸出端所述定值電阻R的另一端接地； 所述第三反相器Ν3的輸入端連接第二反相器Ν2的輸出端，所述第三反相器Ν3的輸出端 作為觸發(fā)器的正相輸出端V?t。2. 如權(quán)利要求1所述的非易失性D觸發(fā)器，其特征在于，所述第一 MOS管和所述第二MOS 管均為NM0S管時(shí)，所述第三MOS管為PM0S管； 所述第一 NM0S管Ml的柵極作為時(shí)鐘信號(hào)輸入端CP，所述第一 NM0S管Ml的漏極接第一反 相器N1的輸入端以及第二反相器N2的輸入端，所述第一 NM0S管Ml的源極作為觸發(fā)器的信號(hào) 輸入端； 所述第二NM0S管M2的柵極作為時(shí)鐘信號(hào)輸入端CP，所述第二NM0S管M2的漏極接第一反 相器N1的輸出端，所述第二NM0S管M2的源極與所述PM0S管P1的漏極以及憶阻器ME的第一端 相連； 所述PM0S管P1的柵極作為時(shí)鐘信號(hào)輸入端CP，所述PM0S管P1的漏極接第二匪0S管M2的 源極以及憶阻器ME的第一端，所述PM0S管P1的源極與PM0S管P1與讀電壓Vr相連。3. 如權(quán)利要求2所述的非易失性D觸發(fā)器，其特征在于，當(dāng)時(shí)鐘信號(hào)CP為高電平時(shí)，控制 所述第一 NM0S管Ml和所述第二NM0S管M2導(dǎo)通，使得觸發(fā)器輸入端信號(hào)與第二反相器N2的輸 入端相連以及第一反相器N1的輸出端與憶阻器ME第一端相連，對(duì)所述憶阻器進(jìn)行寫(xiě)操作。4. 如權(quán)利要求2所述的非易失性D觸發(fā)器，其特征在于，當(dāng)時(shí)鐘信號(hào)CP為低電平時(shí)，控制 所述第一匪0S管Ml和所述第二NM0S管M2截止，而PM0S管P1導(dǎo)通，使得讀電壓與憶阻器ME第 一端相連，對(duì)所述憶阻器進(jìn)行讀操作。5. 如權(quán)利要求2所述的非易失性D觸發(fā)器，其特征在于，憶阻器與定值電阻構(gòu)成的分壓 電路將存儲(chǔ)的阻值狀態(tài)信息轉(zhuǎn)化成電平信號(hào)輸出。6. 如權(quán)利要求2-5任一項(xiàng)所述的非易失性D觸發(fā)器，其特征在于，讀電壓Vr小于閾值電壓 Vth 〇
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種基于憶阻器的非易失D觸發(fā)器電路；包括憶阻器ME、定值電阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3以及將憶阻器與定值電阻串聯(lián)構(gòu)成的分壓電路模塊。主要是利用了憶阻的非易失和阻值隨流經(jīng)本身的電荷大小改變的特性，實(shí)現(xiàn)了觸發(fā)器的鎖存以及觸發(fā)功能。本實(shí)用新型所構(gòu)建D觸發(fā)器不僅具有傳統(tǒng)觸發(fā)器的功能，而且具備響應(yīng)速度快以及非易失性的特點(diǎn)，適合于要求響應(yīng)速度快和電源不穩(wěn)定的領(lǐng)域，同時(shí)本實(shí)用新型將為研制基于憶阻的非易失D觸發(fā)器電路提供實(shí)驗(yàn)參考。
【IPC分類(lèi)】G11C14/00, H03K3/45, G11C13/00
【公開(kāi)號(hào)】CN205384877
【申請(qǐng)?zhí)枴緾N201620081626
【發(fā)明人】朱東, 朱一東, 曾志剛
【申請(qǐng)人】華中科技大學(xué)
【公開(kāi)日】2016年7月13日
【申請(qǐng)日】2016年1月27日