專利名稱：三維非易失性存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及ー種半導(dǎo)體器件及其制造方法，尤其涉及ー種具有三維(3D)結(jié)構(gòu)的非易失性存儲器件及其制造方法。
背景技術(shù)：
即使在電カ中斷時(shí)，非易失性存儲器件也可保持所儲存的數(shù)據(jù)。在硅襯底上將存儲器單元制造成單層形式的2維(2D)結(jié)構(gòu)的存儲器件在提高集成度方面存在限制。因此提出了將存儲器単元自硅襯底垂直層疊的3D非易失性存儲器件。下文將參照相關(guān)附圖來描述現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的結(jié)構(gòu)及其特點(diǎn)。圖IA和IB是現(xiàn)有的U形溝道型非易失性存儲器件的布局圖。如圖所示，現(xiàn)有的U形溝道型非易失性存儲器件包括沿第一方向1-1'平行延伸的多個(gè)漏極側(cè)字線D_WL和多個(gè)源極側(cè)字線S_WL。所述多個(gè)漏極側(cè)字線D_WL和所述多個(gè)源極側(cè)字線S_WL交替布置。所述多個(gè)漏極側(cè)字線D_WL和所述多個(gè)源極側(cè)字線S_WL以層疊形式布置。將形成于同一水平處的多個(gè)漏極側(cè)字線D_WL互連，并且也將形成于同一水平處的多個(gè)源極側(cè)字線S_WL互連。非易失性存儲器件還包括處在源極側(cè)字線S_WL上沿著第一方向I-I'平行延伸的多個(gè)源極線SL。非易失性存儲器件還包括布置在第一方向i-r和第二方向ii-ir上的多個(gè)存儲串SO至S3以及在第二方向II-II ,上平行布置的多個(gè)位線BL。將布置在第二方向II-II'上的存儲串SO至S3耦接到同一位線BL。在附圖中，以符號 表示漏極接觸插塞，并且以符號〇表示源極接觸插塞。圖2是說明現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的結(jié)構(gòu)的立體圖。出于說明的目的，圖2中未示出層間電介質(zhì)層。如圖所示，現(xiàn)有的U形溝道型非易失性存儲器件包括布置在第一方向i-r和與所述第一方向i-r交叉的第二方向n-ir上的多個(gè)u形溝道ch。每個(gè)u形溝道ch包括第一溝道CHl和與所述第一溝道CHl耦接的ー對第二溝道CH2。非易失性存儲器件還包括沿U形溝道CH層疊的多個(gè)存儲器單元MC。在U形溝道CH的兩端設(shè)置漏極選擇晶體管DST和源極選擇晶體管SST。布置在漏極選擇晶體管DST和源極選擇晶體管SST之間的多個(gè)存儲器単元MC形成一個(gè)存儲串SI或S0。非易失性存儲器件還包括與漏極選擇晶體管DST的溝道耦接的位線BLO和與源極選擇晶體管SST的溝道耦接的源極線SL。每個(gè)存儲器單元MC包括第二溝道CH2、隧道絕緣層(未示出)、電荷陷阱層(未示出)和包圍第二溝道CH2的電荷阻擋層(未示出)以及字線WL。漏極選擇晶體管DST包括第二溝道CH2、包圍第二溝道CH2的柵絕緣層(未示出)、以及漏極選擇線DSLO或DSLl。源極選擇晶體管SST包括第二溝道CH2、包圍第二溝道CH2的柵絕緣層(未示出)、以及源極選擇線SSL。圖3A是說明現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的單元陣列的一部分。圖3A的單元陣列示出包括在一個(gè)存儲串列中且與圖IA和圖IB的位線BLO耦接的存儲串SO至S3的單元陣列。如圖所示，存儲串SO至S3與同一位線BLO耦接。存儲串SO至S3包括分別驅(qū)動存儲串SO至S3的漏極選擇線DSLO至DSL3和源極選擇線SSLO至SSL3。在此結(jié)構(gòu)中，必須將形成在同一水平處且形成為共享源極側(cè)字線或漏極側(cè)字線的存儲器単元作為不同的頁面來驅(qū)動，因?yàn)樗鼈凂罱拥较嗤奈痪€BL0。當(dāng)驅(qū)動源極側(cè)字線·WL14時(shí)，通過控制漏極選擇線DSLO至DSL3和源極選擇線SSLO至SSL3，將存儲器単元分別作為四個(gè)頁面page_n至page_n+3來驅(qū)動。圖3B是說明現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的頁面的數(shù)目的圖。圖3B的頁面的數(shù)目示出圖3A所示的單元陣列的頁面的數(shù)目。例如，在一個(gè)存儲串中具有作為多級単元(MLC)進(jìn)行驅(qū)動的32個(gè)存儲器単元的器件中，將四個(gè)存儲串中所包括的存儲器単元作為總計(jì)256(4 * 32 * 2)個(gè)頁面來驅(qū)動?，F(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件具有下列特點(diǎn)。第一，難以封裝。頁面的尺寸(更具體地說，一個(gè)頁面中所包括的存儲器単元的數(shù)目)増大。在現(xiàn)有結(jié)構(gòu)中，芯片的X軸必須大大增加以增大頁面的尺寸。因此，不能實(shí)施標(biāo)準(zhǔn)封裝尺寸。第二，不能使用現(xiàn)有的控制器和應(yīng)用產(chǎn)品?，F(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的一個(gè)存儲塊中所包括的頁面的數(shù)目大于具有2D結(jié)構(gòu)的非易失性存儲器件的一個(gè)存儲塊中所包括的頁面的數(shù)目，因?yàn)椹`個(gè)存儲串列中所包括的存儲串作為各個(gè)頁面來被驅(qū)動。例如，如果現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件包括四個(gè)存儲串，其中每個(gè)存儲串包括作為MLC來驅(qū)動的32個(gè)存儲器単元，則將所述存儲器単元作為總計(jì)256個(gè)頁面來驅(qū)動。因此，需要研發(fā)新的控制器和應(yīng)用產(chǎn)品。第三，隨著ー個(gè)存儲塊中所包括的頁面的數(shù)目増加，存儲器単元之間的干擾増大，并且被編程的存儲器単元的閾值電壓的分布變差。第四，具有3D結(jié)構(gòu)的非易失性存儲器件在提高集成度方面正到達(dá)極限。在現(xiàn)有的結(jié)構(gòu)中，線寬的縮減是有限的，因?yàn)楸仨毐ＷC隧道絕緣層、電荷陷阱層和電荷阻擋層的厚度以及存儲串之間的間隔。為了提高集成度，必須增大所層疊的存儲器単元的數(shù)目。然而，如果所層疊的存儲器單元的數(shù)目増大，則形成現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的エ藝變得更為困難。

發(fā)明內(nèi)容
本發(fā)明的例示性實(shí)施例涉及ー種具有3D結(jié)構(gòu)的非易失性存儲器件及其制造方法，其中所述具有3D結(jié)構(gòu)的非易失性存儲器件可通過增大頁面的尺寸來減少驅(qū)動ー個(gè)存儲塊所必需的頁面的數(shù)目。根據(jù)本發(fā)明的ー個(gè)方面，提供ー種具有三維(3D)結(jié)構(gòu)的非易失性存儲器件，其包括多個(gè)存儲串，所述多個(gè)存儲串每個(gè)都包括串聯(lián)耦接的漏極選擇晶體管、漏極側(cè)存儲器単元、管道晶體管、源極側(cè)存儲器單元以及源極選擇晶體管，其中所述多個(gè)存儲串布置在第一方向和與第一方向交叉的第二方向上，并且布置在第二方向上的存儲串形成各個(gè)存儲串列；多個(gè)位線，所述多個(gè)位線沿著所述第二方向延伸并且耦接到每個(gè)存儲串列中所包括的存儲串的漏極選擇晶體管；以及多個(gè)源極線，所述多個(gè)源極線在第一方向上延伸并且共同耦接到在所述第二方向上彼此相鄰的存儲串的源極選擇晶體管，其中，所述存儲串列中的一個(gè)中所包括的存儲串在所述第一方向上交錯(cuò)排列，并且所述存儲串列中的每個(gè)都與所述位線中的至少兩個(gè)耦接。根據(jù)本發(fā)明的另ー個(gè)方面，提供一種制造具有三維(3D)結(jié)構(gòu)的非易失性存儲器件的方法，所述方法包括以下步驟形成沿多個(gè)U形溝道層疊的多個(gè)存儲器単元，每個(gè)存儲器単元包括管道溝道、漏極側(cè)溝道和源極側(cè)溝道，所述多個(gè)U形溝道布置在第一方向和與 所述第一方向交叉的第二方向上，并且布置在所述第二方向上的U形溝道形成溝道列，其中溝道列中所包括的存儲串在所述第一方向上交錯(cuò)排列。


圖IA和IB是現(xiàn)有的U形溝道型非易失性存儲器件的布局圖；圖2是說明現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的結(jié)構(gòu)的立體圖；圖3A是說明現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的單元陣列的一部分；圖3B是說明現(xiàn)有的具有3D結(jié)構(gòu)的非易失性存儲器件的頁面數(shù)；圖4A和4B是根據(jù)本發(fā)明第一實(shí)施例的U形溝道型非易失性存儲器件的布局圖；圖5是示出根據(jù)本發(fā)明第一實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的結(jié)構(gòu)的立體圖；圖6A是說明根據(jù)本發(fā)明第一實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的單元陣列的一部分的電路圖；圖6B是說明根據(jù)本發(fā)明第一實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的頁面數(shù)的圖；圖7A和7B是根據(jù)本發(fā)明第二實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的布局圖和說明所述非易失性存儲器件的單元陣列的一部分的電路圖；圖8A和SB是根據(jù)本發(fā)明第三實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的布局圖和說明所述非易失性存儲器件的單元陣列的一部分的電路圖；圖9A和9B是根據(jù)本發(fā)明第四實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的布局圖和說明所述非易失性存儲器件的單元陣列的一部分的電路圖；圖IOA和IOB是根據(jù)本發(fā)明第五實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的布局圖和說明所述非易失性存儲器件的單元陣列的一部分的電路圖；以及圖IlA和IlB是根據(jù)本發(fā)明第六實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的布局圖和說明所述非易失性存儲器件的單元陣列的一部分的電路圖。
具體實(shí)施例方式下文將參照附圖詳細(xì)描述本發(fā)明的ー些例示性實(shí)施例。提供附圖以使本領(lǐng)域的技術(shù)人員能夠理解本發(fā)明的實(shí)施例的范圍。圖4A和4B是根據(jù)本發(fā)明第一實(shí)施例的U形溝道型非易失性存儲器件的布局圖。在第一實(shí)施例的U形溝道型非易失性存儲器件中，將耦接到一個(gè)存儲串的漏極接觸插塞和源極接觸插塞布置在同一行中。將奇數(shù)編號的存儲串SI和S3和偶數(shù)編號的存儲串SO和S2耦接到多個(gè)位線BL中所包括的各個(gè)位線BLO和BLl。每個(gè)存儲串列中所包括的存儲串交錯(cuò)地排列在第一方向i-r上并且耦接到兩個(gè)位線。如圖所示，u形溝道型非易失性存儲器件包括布置在第一方向i-r和第二方向n-ir上的多個(gè)奇數(shù)和偶數(shù)編號的存儲串so至S3。在第二方向II-Ii ,上延伸并且包括在一個(gè)存儲串列中的存儲串SO至S3以Z形布置在位線BL上。
所述U形溝道型非易失性存儲器件包括在第一方向1-1'上平行延伸的多個(gè)漏極側(cè)字線D_WL和多個(gè)源極側(cè)字線S_WL。所述多個(gè)漏極側(cè)字線D_WL和所述多個(gè)源極側(cè)字線S_WL交替布置。所述多個(gè)漏極側(cè)字線D_WL和所述多個(gè)源極側(cè)字線S_WL以層疊形式布置。將形成于同一水平處的多個(gè)漏極側(cè)字線D_WL互連，并且將形成于同一水平處的多個(gè)源極側(cè)字線S_WL互連。U形溝道型非易失性存儲器件還包括在所述多個(gè)源極側(cè)字線S_WL上沿著第一方向i-r平行延伸的多個(gè)源極線sl。所述多個(gè)位線BL在第二方向II-II'上平行延伸。將ー個(gè)存儲串列耦接到所述位線BL中的至少兩個(gè)。在附圖中，以符號 表示漏極接觸插塞，而以符號〇表示源極接觸插塞。圖5是說明根據(jù)本發(fā)明第一實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的結(jié)構(gòu)。出于說明的目的，圖5中未示出層間電介質(zhì)層。下文將描述ー種制造根據(jù)第一實(shí)施例的非易失性存儲器件的方法。首先，通過刻蝕管道柵，形成布置在第一方向i-r和第二方向n-ir上的多個(gè)第一溝槽。此處，在第二方向n-ir上延伸的溝槽列以z形布置。將犧牲層掩埋在所述多個(gè)第一溝槽中。犧牲層可為氮化物層、氮化鈦層等。在包括犧牲層的襯底上交替地形成多個(gè)第一材料層和多個(gè)第二材料層。第一材料層用于形成字線和公共選擇線，而第二材料層用于將字線和公共選擇線彼此電隔離。第一材料層和第二材料層是由具有高刻蝕選擇性的材料制成。例如，第一材料層可由導(dǎo)電層形成，例如多晶硅層；而第二材料層可由絕緣層形成，例如氧化物層。在另ー實(shí)例中，第一材料層可由導(dǎo)電層形成，例如摻雜多晶硅層或摻雜非晶硅層；而第二材料層可由犧牲層形成，例如未摻雜的多晶硅層或未摻雜的非晶硅層。在又ー實(shí)例中，第一材料層可由犧牲層形成，例如氮化物層；而第二材料層可由絕緣層形成，例如氧化物層。接著，通過刻蝕多個(gè)第一材料層和多個(gè)第二材料層來形成耦接到所述第一溝槽的多個(gè)第二溝槽。例如，可形成所述多個(gè)第二溝槽，使得ー對第二溝槽與ー個(gè)第一溝槽耦接。
在去除暴露在第二溝槽底部的第一犧牲層之后，在第一溝槽和第二溝槽中順序地形成電荷阻擋層、電荷陷阱層和隧道絕緣層。例如，如果第一材料層是由犧牲層形成且第二材料層是由層間電介質(zhì)層形成，則可在第二溝槽的內(nèi)壁上形成鈍化層以在去除第一犧牲層的過程中保護(hù)第一材料層。可在形成電荷阻擋層、電荷陷阱層和隧道絕緣層之前去除鈍化層。在其中形成有電荷阻擋層、電荷陷阱層和隧道絕緣層的第一溝槽和ー對第二溝槽中形成溝道層。因此，形成多個(gè)U形溝道。每個(gè)U形溝道包括掩埋在管道柵中的管道溝道CHl、以及漏極側(cè)溝道CH2和源極側(cè)溝道CH2。漏極側(cè)溝道CH2和源極側(cè)溝道CH2兩者均耦接到管道溝道CHl。此處，漏極側(cè)溝道CH2和源極側(cè)溝道CH2從管道柵垂直延伸，并且多個(gè)存儲器単元MC沿各個(gè)U形溝道層疊。所述多個(gè)存儲器単元MC包括沿漏極側(cè)溝道CH2層疊的漏極側(cè)存儲器單元和沿源極側(cè)溝道CH2層疊的源極側(cè)存儲器單元。此處，漏極側(cè)存儲器單元和源極側(cè)存儲器單元通過管道晶體管連接。因此，漏極側(cè)存儲器單元、管道晶體管和源極側(cè)存儲器單元串聯(lián)連接在 漏極選擇晶體管DST與源極選擇晶體管SST之間，并且形成一個(gè)存儲串。接著，刻蝕ー對第二溝槽之間的多個(gè)第一材料層和多個(gè)第二材料層以形成縫隙，其中每個(gè)縫隙將耦接到一個(gè)存儲串中所包括的多個(gè)存儲器単元的字線彼此隔開。此外，可進(jìn)ー步刻蝕相鄰存儲串之間的多個(gè)第一材料層和多個(gè)第ニ材料層以形成縫隙，其中每個(gè)縫隙將相鄰存儲串的源極側(cè)字線S_WL和漏極側(cè)字線D_WL彼此隔開。附圖中示出其中在彼此相鄰的第二溝槽之間形成縫隙的實(shí)例，但是，例如，可僅在形成一個(gè)存儲串的第二溝槽之間形成縫隙。在這種情況下，相鄰存儲串共享字線。接著，取決于用作第一材料層和第二材料層的材料，可執(zhí)行額外的過程。例如，如果第一材料層是由導(dǎo)電層形成而第二材料層是由絕緣層形成，則可對由縫隙暴露出的第一材料層進(jìn)行硅化，并且隨后可將絕緣層掩埋在縫隙中。因此，完成制造存儲器單元的過程。針對另ー個(gè)實(shí)例，如果第一材料層由導(dǎo)電層形成而第二材料層由犧牲層形成，則去除由縫隙暴露的第二材料層。將絕緣層掩埋在縫隙中和已去除第二材料層的區(qū)域內(nèi)。因此，完成制造存儲器単元的過程。針對又ー個(gè)實(shí)例，如果第一材料層是由犧牲層形成而第二材料層是由絕緣層形成，則去除由縫隙暴露出的第一材料層。通過在已去除第一材料層的區(qū)域掩埋導(dǎo)電層例如鎢(W)，形成字線和公共選擇線等。接著，在縫隙中掩埋絕緣層。因此，完成制造存儲器単元的過程。在一些實(shí)施例中，在掩埋導(dǎo)電層之前，可在已去除第一材料層的區(qū)域內(nèi)形成氧化物層或包括例如氧化物層和氧化鋁(Al2O3)層的疊層，以進(jìn)一歩形成電荷阻擋層。在一些實(shí)施例中，在進(jìn)ー步形成電荷阻擋層之前，可去除在去除第一材料層的過程中被破壞的第二溝槽內(nèi)的電荷阻擋層。因此，形成多個(gè)漏極側(cè)字線結(jié)構(gòu)和多個(gè)源極側(cè)字線結(jié)構(gòu)。所述多個(gè)漏極側(cè)字線結(jié)構(gòu)每個(gè)都包括與所述多個(gè)漏極側(cè)字_D_WL交替層疊在襯底之上并且沿著第一方向1-1'平行延伸的多個(gè)層間電介質(zhì)層(未示出)。所述多個(gè)源極側(cè)字線結(jié)構(gòu)包括與所述多個(gè)源極側(cè)字線S_WL交替層疊在襯底上并且沿第一方向1-1'平行延伸的多個(gè)層間電介質(zhì)層(未示出)。所述多個(gè)源極側(cè)字線結(jié)構(gòu)與所述多個(gè)漏極側(cè)字線結(jié)構(gòu)交替地形成。
此處，漏極側(cè)溝道CH2被形成為穿通漏極側(cè)字線結(jié)構(gòu)，并且源極側(cè)溝道CH2被形成為穿通源極側(cè)字線結(jié)構(gòu)。由于形成在同一水平處的多個(gè)源極側(cè)字線S_WL互連，所以形成在同一水平中的源極側(cè)存儲器單元共享源極側(cè)字線S_WL。同樣地，由于形成在同一水平處的多個(gè)漏極側(cè)字線D_WL互連，因此形成在同一水平處的漏極側(cè)存儲器單元共享漏極側(cè)字線D_WL。同時(shí)，根據(jù)本發(fā)明，可通過ー個(gè)エ藝或可通過分開的エ藝來形成字線和公共選擇線。如果通過獨(dú)立的エ藝形成公共選擇線，則在所述多個(gè)存儲器単元之上形成第一層間電介質(zhì)層、導(dǎo)電層和第二層間電介質(zhì)層。隨后，形成溝槽，其暴露最高存儲器単元的溝道的表面。在溝槽的內(nèi)壁上形成柵絕緣層之后，將用于溝道的層掩埋在溝槽中。接著，通過對第二層間電介質(zhì)層、導(dǎo)電層和第一層間電介質(zhì)層進(jìn)行圖案化，形成在第一方向i-r上平行 延伸的多個(gè)公共漏極選擇線和多個(gè)公共源極選擇線。接著，在形成多個(gè)源極接觸插塞之后，形成在第二方向n-ir上平行延伸的多個(gè)源極線SL。在形成多個(gè)漏極接觸插塞之后，形成在第二方向II-II，上平行延伸的多個(gè)位線BL。圖6A是說明根據(jù)本發(fā)明第一實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的單元陣列的一部分的電路圖。圖6A的單元陣列示出包括耦接到圖4的位線BLO和BLl的存儲串SO至S3的單元陣列。如圖所示，將所述存儲串列中的一個(gè)中所包括的在第二方向n-ir上延伸的存儲串SO至S3耦接到位線BLO和BLl。更具體地說，將奇數(shù)編號的存儲串SI和S3耦接到位線BLl，而將偶數(shù)編號的存儲串SO和S2耦接到位線BLO。
通過公共漏極選擇線C_DSL0共同控制ー個(gè)存儲串列中所包括的存儲串SO至S3中的耦接到不同位線的兩個(gè)存儲串SO和SI的漏極選擇晶體管DSTO和DSTl。此外，通過公共源極選擇線C_SSL0共同控制ー個(gè)存儲串列中所包括的存儲串SO至S3中的耦接到不同位線的兩個(gè)存儲串SO和SI的源極選擇晶體管SSTO和SSTl。根據(jù)此結(jié)構(gòu)，關(guān)于相同存儲串列中所包括的存儲串中的耦接到不同位線的兩個(gè)存儲串SO和SI，可將形成在同一水平處的源極側(cè)存儲器單元MC或形成于相同水平處的漏極側(cè)存儲器単元MC作為屬于相同的頁面來驅(qū)動。例如，當(dāng)驅(qū)動源極側(cè)字線WL14時(shí)，通過控制公共漏極選擇線C_DSL0至C_DSL3和公共源極選擇線C_SSL0至C_SSL3執(zhí)行根據(jù)總計(jì)兩個(gè)頁面page_n和page_n+l的操作。因此，當(dāng)執(zhí)行編程操作或讀取操作時(shí)，將ー個(gè)存儲串中所包括的源極側(cè)存儲器單元和漏極側(cè)存儲器單元作為不同的頁面來驅(qū)動。此外，將連接到不同的位線并且由相同的公共漏極選擇線和相同的公共源極選擇線控制的存儲串作為單個(gè)頁面來驅(qū)動。表I是示出根據(jù)本發(fā)明第一實(shí)施例的具有3D結(jié)構(gòu)的非易失性存儲器件的詳細(xì)操作條件的表格。表I
權(quán)利要求
1.ー種具有三維結(jié)構(gòu)的非易失性存儲器件，包括 多個(gè)存儲串，所述多個(gè)存儲串每個(gè)都包括串聯(lián)耦接的漏極選擇晶體管、漏極側(cè)存儲器単元、管道晶體管、源極側(cè)存儲器單元以及源極選擇晶體管，其中所述多個(gè)存儲串布置在第一方向和與所述第一方向交叉的第二方向上，并且布置在所述第二方向上的存儲串形成各個(gè)存儲串列； 多個(gè)位線，所述多個(gè)位線在所述第二方向上延伸并且與各個(gè)存儲串列中包括的存儲串的漏極選擇晶體管耦接；以及 多個(gè)源極線，所述多個(gè)源極線在所述第一方向上延伸并且共同耦接到在所述第二方向上彼此相鄰的存儲串的源極選擇晶體管， 其中所述存儲串列中的一個(gè)中所包括的存儲串在所述第一方向上交錯(cuò)排列，并且所述存儲串列中的每個(gè)耦接到所述位線中的至少兩個(gè)。
2.如權(quán)利要求I所述的非易失性存儲器件，還包括 多個(gè)源極側(cè)字線，所述多個(gè)源極側(cè)字線分別控制ー個(gè)存儲串中所包括的各個(gè)源極側(cè)存儲器單元，其中通過相同的源極側(cè)字線控制包括在不同的存儲串中并且布置在相同水平處的源極側(cè)存儲器單元；以及 多個(gè)漏極側(cè)字線，所述多個(gè)漏極側(cè)字線分別控制所述ー個(gè)存儲串中所包括的漏極側(cè)存儲器單元，其中通過相同的漏極側(cè)字線控制包括在不同的存儲串中且布置在相同水平處的漏極側(cè)存儲器單元。
3.如權(quán)利要求I所述的非易失性存儲器件，還包括 多個(gè)公共漏極選擇線，所述多個(gè)公共漏極選擇線被配置成分別控制一個(gè)存儲串列中所包括的存儲串中的耦接到不同位線的兩個(gè)存儲串的漏極選擇晶體管；以及 多個(gè)公共源極選擇線，所述多個(gè)公共源極選擇線被配置成各自控制ー個(gè)存儲串列中所包括的存儲串中的耦接到不同位線的兩個(gè)存儲串的源極選擇晶體管。
4.如權(quán)利要求3所述的非易失性存儲器件，其中，在讀取操作中，選中的公共漏極選擇線和選中的公共源極選擇線被激活，而未選中的公共漏極選擇線和未選中的公共源極選擇線被去激活。
5.如權(quán)利要求3所述的非易失性存儲器件，其中，在編程操作中，選中的公共漏極選擇線被去激活，未選中的公共漏極選擇線被激活，并且選中和未選中的公共源極選擇線被去激活。
6.如權(quán)利要求3所述的非易失性存儲器件，其中，在編程操作或讀操作中，將ー個(gè)存儲串中所包括的源極側(cè)存儲器單元和漏極側(cè)存儲器單元作為各個(gè)頁面來驅(qū)動，并且將連接到不同的位線并由相同的公共漏極選擇線和相同的公共源極選擇線控制的存儲串作為單個(gè)頁面來驅(qū)動。
7.如權(quán)利要求I所述的非易失性存儲器件，其中，將ー個(gè)存儲串列中所包括的奇數(shù)編號的存儲串和偶數(shù)編號的存儲串耦接到不同的位線。
8.如權(quán)利要求I所述的非易失性存儲器件，其中，將連接到同一源極線的存儲串耦接到同一位線。
9.如權(quán)利要求I所述的非易失性存儲器件，其中，將連接到同一源極線的存儲串耦接到不同的位線。
10.如權(quán)利要求I所述的非易失性存儲器件，其中，將ー個(gè)存儲串列中所包括的存儲串中的被配置成在所述第二方向上彼此相鄰并且共享所述多個(gè)源極線中的一個(gè)源極線的存儲串耦接到同一位線，將ー個(gè)存儲串列耦接到所述多個(gè)位線中的三個(gè)位線，并且在兩個(gè)不同的位線下形成所述源極選擇晶體管的源極接觸插塞。
11.一種制造具有三維結(jié)構(gòu)的非易失性存儲器件的方法，包括以下步驟 形成沿多個(gè)U形溝道層疊的多個(gè)存儲器単元，所述多個(gè)U形溝道每個(gè)都包括管道溝道、漏極側(cè)溝道和源極側(cè)溝道； 其中，所述多個(gè)U形溝道布置在第一方向和與所述第一方向交叉的第二方向上，并且布置在所述第二方向上的U形溝道形成溝道列，其中溝道列中所包括的存儲串在所述第一方向上交錯(cuò)排列。
12.如權(quán)利要求11所述的方法，其中，形成所述多個(gè)存儲器単元的步驟包括以下步驟 刻蝕管道柵以形成布置在所述第一方向和所述第二方向上的多個(gè)第一溝槽，使得在所述第二方向上延伸的溝槽列以Z形布置； 在所述多個(gè)第一溝槽中掩埋犧牲層； 在包括所述犧牲層的所述管道柵上交替地形成多個(gè)第一材料層和多個(gè)第二材料層； 通過刻蝕所述多個(gè)第一材料層和所述多個(gè)第二材料層，在所述第一溝槽之上形成多個(gè)第二溝槽； 去除所述犧牲層； 在所述第一溝槽和所述第二溝槽的側(cè)壁上順序地形成電荷阻擋層、電荷陷阱層和隧道絕緣層；以及 在形成有所述電荷阻擋層、所述電荷陷阱層和所述隧道絕緣層的所述第一溝槽和第二溝槽對中形成溝道材料。
13.如權(quán)利要求12所述的方法，還包括以下步驟 通過在形成所述溝道材料之后刻蝕所述第一材料層和所述第二材料層，在所述第二溝槽之間形成縫隙； 去除所述多個(gè)第一材料層；以及 在已被去除所述多個(gè)第一材料層的區(qū)域中掩埋導(dǎo)電層。
14.如權(quán)利要求13所述的方法，還包括以下步驟 通過在形成所述溝道材料之后刻蝕所述第一材料層和所述第二材料層，在所述第二溝槽之間形成縫隙； 去除所述多個(gè)第二材料層；以及 在已去除所述多個(gè)第二材料層的區(qū)域中掩埋絕緣層。
15.如權(quán)利要求13所述的方法，還包括以下步驟 通過在形成所述溝道材料之后刻蝕所述第一材料層和所述第二材料層，在所述第二溝槽之間形成縫隙；以及 對在所述縫隙的內(nèi)壁上暴露出的第一材料層進(jìn)行硅化。
全文摘要
一種具有三維(3D)結(jié)構(gòu)的非易失性存儲器件，其包括多個(gè)存儲串，各個(gè)存儲串包括串聯(lián)耦接的漏極選擇晶體管、漏極側(cè)存儲器單元、管道晶體管、源極側(cè)存儲器單元以及源極選擇晶體管，其中所述多個(gè)存儲串布置在第一方向和與第一方向交叉的第二方向上，并且布置在第二方向上的存儲串形成各個(gè)存儲串列；多個(gè)位線，其在第二方向上延伸并且耦接到各個(gè)存儲串列中所包括的存儲串的漏極選擇晶體管；以及多個(gè)源極線，其在第一方向上延伸并且共同耦接到在第二方向上彼此相鄰的存儲串的源極選擇晶體管，其中存儲串列中的一個(gè)所包括的存儲串在第一方向上交錯(cuò)排列，并且存儲串列中的每個(gè)耦接到位線中的至少兩個(gè)。
文檔編號G11C16/08GK102800361SQ20121016923
公開日2012年11月28日 申請日期2012年5月24日 優(yōu)先權(quán)日2011年5月24日
發(fā)明者崔殷碩 申請人:愛思開海力士有限公司