專利名稱：Otp電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種OTP電路。
背景技術(shù)：
OTP是一種廣泛應(yīng)用于集成電路設(shè)計(jì)中的非揮發(fā)性存儲器件，具有工藝簡單、成本低的特點(diǎn)?，F(xiàn)有OTP電路一般采用電流型的靈敏放大器(SA)，即通過將存儲單元電流與一路基準(zhǔn)電流相比較讀出數(shù)據(jù)。如圖1所示為現(xiàn)有OTP電路示意圖，包括基準(zhǔn)電流源電路及其鏡像電路、存儲單元及選擇電路、及存儲單元及選擇電路的鏡像電路、輸出電路。由基準(zhǔn)電流源Iref和NMOS管附串聯(lián)組成所述基準(zhǔn)電流源電路；由匪OS管N2和PMOS管P4串聯(lián)組成所述基準(zhǔn)電流源電路的鏡像電路；存儲單元及選擇電路由PMOS管P1、PM0S管P2、NM0S 管N3組成串聯(lián)組成，所述PMOS管Pl為一個(gè)比特的存儲單元并用于存儲信息；所述行地址選擇信號札連接所述PMOS管Pl的柵極、所述列地址選擇信號Bsel連接所述PMOS管P2de 柵極，通過所述行地址選擇信號WL、所述列地址選擇信號Bsel選擇所述存儲單元及選擇電路并輸出一存儲單元電流；所述存儲單元及選擇電路的鏡像電路由PMOS管P3及NMOS管N4 串聯(lián)而成；所述基準(zhǔn)電流源電路的鏡像電路和所述存儲單元及選擇電路的鏡像電路組成一比較電路，用于比較所述基準(zhǔn)電流源Iref的基準(zhǔn)電流和所述存儲單元電流；所述輸出電路由兩個(gè)反相器串聯(lián)形成，根據(jù)所述基準(zhǔn)電流源Iref的基準(zhǔn)電流和所述存儲單元電流的比較結(jié)果在輸出端Dout讀出所述存儲單元信息。圖1中只顯示了一比特存儲單元器件，實(shí)際電路中包含N比特存儲單元器件。所述基準(zhǔn)電流源Iref的基準(zhǔn)電流為N比特存儲單元電流的平均值。將基準(zhǔn)電流與存儲單元電流分別進(jìn)行鏡像，兩路鏡像電流經(jīng)過比較后最終讀出存儲數(shù)據(jù)?，F(xiàn)有OTP電路要求在一個(gè)讀周期內(nèi)保證基準(zhǔn)電流與存儲單元電流的持續(xù)穩(wěn)定，因此具有較大的靜態(tài)功耗，所以現(xiàn)有OTP電路的讀功耗主要表現(xiàn)為靜態(tài)功耗。設(shè)輸出數(shù)據(jù)位為M，基準(zhǔn)電流為N比特存儲單元電流平均值的一半，每個(gè)存儲單元電流值為Itl,則現(xiàn)有OTP電路讀取數(shù)據(jù)時(shí)的最大靜態(tài)功耗 I 為I = (N+2M+0. 5) XI0。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種OTP電路，能極大地降低讀取數(shù)據(jù)時(shí)的功
^^ ο為解決上述技術(shù)問題，本發(fā)明提供的OTP電路包括基準(zhǔn)電流源電路、存儲單元及其選擇電路、雙穩(wěn)態(tài)電壓比較電路。所述基準(zhǔn)電流源電路用于為OTP電路的讀取提供一基準(zhǔn)電流，所述基準(zhǔn)電流源電路的輸出端和所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端相連，所述基準(zhǔn)電流源電路的輸入端和第一組脈沖信號相連，當(dāng)所述第一組脈沖信號有效后，所述基準(zhǔn)電流源電路的基準(zhǔn)電流輸入到所述雙穩(wěn)態(tài)電壓比較電路中。所述存儲單元及其選擇電路用于存儲信息，所述存儲單元及其選擇電路的輸出端和所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端相連，所述存儲單元及其選擇電路的輸入端分別和地址選擇信號、第一組脈沖信號相連接；所述第一組脈沖信號由所述地址選擇信號切換時(shí)觸發(fā)產(chǎn)生；所述地址選擇信號、 所述第一組脈沖信號有效后，所述存儲單元及其選擇電路輸出一和所述存儲信息相對應(yīng)的存儲單元電流到所述雙穩(wěn)態(tài)電壓比較電路中。所述雙穩(wěn)態(tài)電壓比較電路還包括控制信號輸入端，所述控制信號輸入端分別和第二組脈沖信號、第三組脈沖信號相連；所述第二組脈沖信號、所述第三組脈沖信號都和所述第一組脈沖信號延遲一相同時(shí)間，且所述第二種脈沖信號和所述第三組脈沖信號反相；當(dāng)所述第二組脈沖信號、所述第三組脈沖信號有效后，所述雙穩(wěn)態(tài)電壓比較電路通過比較所輸入的所述基準(zhǔn)電流和所述存儲單元電流后在所述雙穩(wěn)態(tài)電壓比較電路的輸出端輸出所述存儲信息。更優(yōu)選擇，所述基準(zhǔn)電流源電路由串聯(lián)的基準(zhǔn)電流源、第一 NMOS管、第二 NMOS管組成，所述基準(zhǔn)電流源連接在正電源電壓和所述第一 NMOS管的漏極之間，所述第一 NMOS管的源極和所述第二 NMOS管的漏極相連、所述第二 NMOS管的源極和地相連；所述第一 NMOS 管和所述第二 NMOS管的柵極都和所述第一組脈沖信號相連；所述第一 NMOS管的源極作為所述基準(zhǔn)電流源電路的輸出端并和所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端相連。更優(yōu)選擇，所述存儲單元及其選擇電路由第三PMOS管、第四NMOS管、第五NMOS管和一與門組成；所述第三PMOS管為存儲單元并用于存儲所述存儲信息；第三PMOS管、第四 NMOS管、第五NMOS管形成串聯(lián)結(jié)構(gòu)，第三PMOS管的源極接正電源電壓、所述第三PMOS管的漏極接所述第四NMOS管的漏極、所述第四NMOS管的源極接所述第五NMOS管的漏極、所述第五NMOS管的源極接地；所述第三PMOS管的柵極接行地址選擇信號；所述第四NMOS管的柵極接所述與門的輸出端，所述與門的兩個(gè)輸入端分別連接列地址選擇信號和所述第一組脈沖信號；所述第五NMOS管的柵極接所述第一組脈沖信號；所述第四NMOS管的源極作為所述存儲單元及其選擇電路的輸出端并和所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端相連。更優(yōu)選擇，所述雙穩(wěn)態(tài)電壓比較電路由第一反相器、第二反相器、第六NMOS管、第七NMOS管、第一電容和第二電容組成；所述第一反相器的輸入端和所述第二反相器的輸出端相連、所述第一反相器的輸出端和所述第二反相器的輸入端相連；所述第六NMOS管的漏極和所述第一反相器的輸入端相連、所述第六NMOS管的源極接地、所述第一電容連接在所述第六NMOS管的柵極和地之間；所述第七NMOS管的漏極和所述第一反相器的輸出端相連、 所述第七NMOS管的源極接地、所述第二電容連接在所述第七NMOS管的柵極和地之間；所述第一反相器包括兩個(gè)控制信號輸入端并分別和所述第二組脈沖信號和所述第三組脈沖信號相連、所述第二反相器包括兩個(gè)控制信號輸入端并分別和所述第二組脈沖信號和所述第三組脈沖信號相連；所述第六NMOS管的柵極作為所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端、 所述第七NMOS管的柵極作為所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端、所述第一反相器的輸出端作為所述雙穩(wěn)態(tài)電壓比較電路的輸出端。和現(xiàn)有OTP電路要求在一個(gè)讀周期內(nèi)保證基準(zhǔn)電流與存儲單元電流的持續(xù)穩(wěn)定而產(chǎn)生較大功耗相比，本發(fā)明通過序列脈沖即所述第一組脈沖信號、所述第二組脈沖信號和所述第三組脈沖信號的設(shè)置，能夠在讀取數(shù)據(jù)時(shí)對所述OTP電路的各組成電路分階段控制，從而能大大降低讀數(shù)據(jù)時(shí)的功耗。


下面結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明
圖1是現(xiàn)有OTP電路示意圖；圖2是本發(fā)明實(shí)施例OTP電路示意圖；圖3是本發(fā)明實(shí)施例OTP電路讀數(shù)據(jù)時(shí)序列脈沖時(shí)序圖。
具體實(shí)施例方式如圖2所示，是本發(fā)明實(shí)施例OTP電路示意圖，本發(fā)明實(shí)施例OTP電路包括基準(zhǔn)電流源電路、存儲單元及其選擇電路、雙穩(wěn)態(tài)電壓比較電路。所述基準(zhǔn)電流源電路由串聯(lián)的基準(zhǔn)電流源Iref、第一 NMOS管Ml、第二 NMOS管M2 組成，所述基準(zhǔn)電流源Iref連接在正電源電壓VDD和所述第一 NMOS管Ml的漏極之間，所述第一 NMOS管Ml的源極和所述第二 NMOS管M2的漏極相連、所述第二 NMOS管M2的源極和地相連；所述第一 NMOS管Ml和所述第二 NMOS管M2的柵極都和所述第一組脈沖信號Em相連；所述第一 NMOS管Ml的源極作為所述基準(zhǔn)電流源電路的輸出端并和所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端相連。所述基準(zhǔn)電流源電路用于為OTP電路的讀取提供一基準(zhǔn)電流。 當(dāng)所述第一組脈沖信號Em有效后，所述基準(zhǔn)電流源電路的基準(zhǔn)電流輸入到所述雙穩(wěn)態(tài)電壓比較電路中。所述存儲單元及其選擇電路由第三PMOS管M3、第四NMOS管M4、第五NMOS管M5和一與門And組成。所述第三PMOS管M3為存儲單元并用于存儲所述存儲信息，圖3中只顯示了 1比特存儲單元。第三PMOS管M3、第四NMOS管M4、第五NMOS管M5形成串聯(lián)結(jié)構(gòu)，第三PMOS管M3的源極接正電源電壓VDD、所述第三PMOS管M3的漏極接所述第四NMOS管M4 的漏極、所述第四NMOS管M4的源極接所述第五NMOS管M5的漏極、所述第五NMOS管M5的源極接地；所述第三PMOS管M3的柵極接行地址選擇信號WL ；所述第四NMOS管M4的柵極接所述與門And的輸出端，所述與門And的兩個(gè)輸入端分別連接列地址選擇信號Bsel和所述第一組脈沖信號Em ；所述第五NMOS管M5的柵極接所述第一組脈沖信號Em ；所述第四 NMOS管M4的源極作為所述存儲單元及其選擇電路的輸出端并和所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端相連。所述行地址選擇信號WL和所述列地址選擇信號Bsel組成地址選擇信號Address，所述地址選擇信號Address、所述第一組脈沖信號EW有效后，所述存儲單元及其選擇電路輸出一和所述存儲信息相對應(yīng)的存儲單元電流到所述雙穩(wěn)態(tài)電壓比較電路中。所述雙穩(wěn)態(tài)電壓比較電路由第一反相器INV1、第二反相器INV2、第六NMOS管M6、 第七NMOS管M7、第一電容Cl和第二電容C2組成。所述第一反相器INVl的輸入端和所述第二反相器INV2的輸出端相連、所述第一反相器INVl的輸出端和所述第二反相器INV2的輸入端相連。所述第六NMOS管M6的漏極和所述第一反相器INVl的輸入端相連、所述第六 NMOS管M6的源極接地、所述第一電容Cl連接在所述第六NMOS管M6的柵極和地之間。所述第七NMOS管M7的漏極和所述第一反相器INVl的輸出端相連、所述第七NMOS管M7的源極接地、所述第二電容C2連接在所述第七NMOS管M7的柵極和地之間。所述第一反相器INVl 包括兩個(gè)控制信號輸入端并分別和所述第二組脈沖信號EN2和所述第三組脈沖信號EN3相連、所述第二反相器INV2包括兩個(gè)控制信號輸入端并分別和所述第二組脈沖信號EN2和所述第三組脈沖信號EN3相連。所述第六NMOS管M6的柵極作為所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端、所述第七NMOS管M7的柵極作為所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端、所述第一反相器INVl的輸出端作為所述雙穩(wěn)態(tài)電壓比較電路的輸出端Dout。當(dāng)所述第二組脈沖信號EN2、所述第三組脈沖信號EN3有效后，所述雙穩(wěn)態(tài)電壓比較電路通過比較所輸入的所述基準(zhǔn)電流和所述存儲單元電流后在所述雙穩(wěn)態(tài)電壓比較電路的輸出端Dout輸出所述存儲信息。
如圖3所示，為本發(fā)明實(shí)施例OTP電路讀數(shù)據(jù)時(shí)序列脈沖時(shí)序圖。所述地址選擇信號Address的地址周期為Tcy。所述地址選擇信號Address切換時(shí)觸發(fā)產(chǎn)生所述第一組脈沖信號EN1，所述第一組脈沖信號Em的脈沖寬度為Tw，Tdl為所述地址選擇信號Address 切換到所述第一組脈沖信號Em的上升沿之間的延時(shí)，Tdl用于保證所述地址選擇信號 Address完全建立。所述第二組脈沖信號EN2、所述第三組脈沖信號EN3都和所述第一組脈沖信號Em延遲一相同時(shí)間Td2，且所述第二種脈沖信號和所述第三組脈沖信號EN3反相。
結(jié)合圖2、圖3所示可知，在讀數(shù)據(jù)時(shí)，當(dāng)所述地址選擇信號Address有效后，延時(shí)一時(shí)間Tdi后所述第一組脈沖信號Em接著有效即變?yōu)楦唠娖?，被選擇的所述存儲單元及其選擇電路的第三PMOS管M3、第四NMOS管M4、第五NMOS管M5都接通并輸出一存儲單元電流；同時(shí)所述基準(zhǔn)電流源電路的第一 NMOS管Ml、第二 NMOS管M2也分別接通并輸出一基準(zhǔn)電流。所述基準(zhǔn)電流和所述存儲單元電流分別對所述第一電容Cl、所述第二電容C2充電也即為分別對所述第六NMOS管M6、第七NMOS管M7的柵極充電，充電時(shí)間為TW，由于所述基準(zhǔn)電流和所述存儲單元電流不同，最后得到的所述第六NMOS管M6、第七NMOS管M7柵極電位也不同。再延時(shí)Td2后，所述所述第二組脈沖信號EN2、所述第三組脈沖信號EN3有效且分別為高電平1和低電平-1，同時(shí)觸發(fā)所述第一反相器INV1、和所述第二反相器INV2，從而觸發(fā)所述雙穩(wěn)態(tài)電壓比較電路按照其第一輸入端和第二輸入端的電壓進(jìn)行存儲信息輸出即最終在輸出端Dout實(shí)現(xiàn)讀1或讀O的輸出。
由圖3可知，本發(fā)明實(shí)施例在讀取數(shù)據(jù)一個(gè)周期Tcy中，只有在所述第一組脈沖信號Em有效期間即Tw期間，所述基準(zhǔn)電流和所述存儲單元電流才分別接通，故本發(fā)明能極大的降低讀數(shù)據(jù)時(shí)的功耗。設(shè)輸出數(shù)據(jù)位為M，基準(zhǔn)電流為N比特存儲單元電流平均值的一半，每個(gè)存儲單元電流值為Itl,則在一個(gè)地址變換周期內(nèi)靜態(tài)功耗為I = (M+N+0. 5) XI0XTw/Tcy, Tw << Tcy。與現(xiàn)有OTP電路相比，極大地降低了讀數(shù)據(jù)時(shí)的功^^ ο
以上通過具體實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種OTP電路，其特征在于，包括基準(zhǔn)電流源電路、存儲單元及其選擇電路、雙穩(wěn)態(tài)電壓比較電路；所述基準(zhǔn)電流源電路用于為OTP電路的讀取提供一基準(zhǔn)電流，所述基準(zhǔn)電流源電路的輸出端和所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端相連，所述基準(zhǔn)電流源電路的輸入端和第一組脈沖信號相連，當(dāng)所述第一組脈沖信號有效后，所述基準(zhǔn)電流源電路的基準(zhǔn)電流輸入到所述雙穩(wěn)態(tài)電壓比較電路中；所述存儲單元及其選擇電路用于存儲信息，所述存儲單元及其選擇電路的輸出端和所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端相連，所述存儲單元及其選擇電路的輸入端分別和地址選擇信號、第一組脈沖信號相連接；所述第一組脈沖信號由所述地址選擇信號切換時(shí)觸發(fā)產(chǎn)生；所述地址選擇信號、所述第一組脈沖信號有效后，所述存儲單元及其選擇電路輸出一和所述存儲信息相對應(yīng)的存儲單元電流到所述雙穩(wěn)態(tài)電壓比較電路中；所述雙穩(wěn)態(tài)電壓比較電路還包括控制信號輸入端，所述控制信號輸入端分別和第二組脈沖信號、第三組脈沖信號相連；所述第二組脈沖信號、所述第三組脈沖信號都和所述第一組脈沖信號延遲一相同時(shí)間，且所述第二種脈沖信號和所述第三組脈沖信號反相；當(dāng)所述第二組脈沖信號、所述第三組脈沖信號有效后，所述雙穩(wěn)態(tài)電壓比較電路通過比較所輸入的所述基準(zhǔn)電流和所述存儲單元電流后在所述雙穩(wěn)態(tài)電壓比較電路的輸出端輸出所述存儲{曰息O
2.如權(quán)利要求1所述OTP電路，其特征在于所述基準(zhǔn)電流源電路由串聯(lián)的基準(zhǔn)電流源、第一 NMOS管、第二 NMOS管組成，所述基準(zhǔn)電流源連接在正電源電壓和所述第一 NMOS管的漏極之間，所述第一 NMOS管的源極和所述第二 NMOS管的漏極相連、所述第二 NMOS管的源極和地相連；所述第一NMOS管和所述第二NMOS管的柵極都和所述第一組脈沖信號相連； 所述第一 NMOS管的源極作為所述基準(zhǔn)電流源電路的輸出端并和所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端相連。
3.如權(quán)利要求1所述OTP電路，其特征在于所述存儲單元及其選擇電路由第三PMOS 管、第四NMOS管、第五NMOS管和一與門組成；所述第三PMOS管為存儲單元并用于存儲所述存儲信息；第三PMOS管、第四NMOS管、第五NMOS管形成串聯(lián)結(jié)構(gòu)，第三PMOS管的源極接正電源電壓、所述第三PMOS管的漏極接所述第四NMOS管的漏極、所述第四NMOS管的源極接所述第五NMOS管的漏極、所述第五NMOS管的源極接地；所述第三PMOS管的柵極接行地址選擇信號；所述第四NMOS管的柵極接所述與門的輸出端，所述與門的兩個(gè)輸入端分別連接列地址選擇信號和所述第一組脈沖信號；所述第五NMOS管的柵極接所述第一組脈沖信號； 所述第四NMOS管的源極作為所述存儲單元及其選擇電路的輸出端并和所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端相連。
4.如權(quán)利要求1所述OTP電路，其特征在于所述雙穩(wěn)態(tài)電壓比較電路由第一反相器、 第二反相器、第六NMOS管、第七匪OS管、第一電容和第二電容組成；所述第一反相器的輸入端和所述第二反相器的輸出端相連、所述第一反相器的輸出端和所述第二反相器的輸入端相連；所述第六NMOS管的漏極和所述第一反相器的輸入端相連、所述第六NMOS管的源極接地、所述第一電容連接在所述第六NMOS管的柵極和地之間；所述第七NMOS管的漏極和所述第一反相器的輸出端相連、所述第七NMOS管的源極接地、所述第二電容連接在所述第七NMOS管的柵極和地之間；所述第一反相器包括兩個(gè)控制信號輸入端并分別和所述第二組脈沖信號和所述第三組脈沖信號相連、所述第二反相器包括兩個(gè)控制信號輸入端并分別和所述第二組脈沖信號和所述第三組脈沖信號相連；所述第六NMOS管的柵極作為所述雙穩(wěn)態(tài)電壓比較電路的第一輸入端、所述第七NMOS管的柵極作為所述雙穩(wěn)態(tài)電壓比較電路的第二輸入端、所述第一反相器的輸出端作為所述雙穩(wěn)態(tài)電壓比較電路的輸出端。
全文摘要
本發(fā)明公開了一種OTP電路，其基準(zhǔn)電流源電路的輸入端和第一組脈沖信號相連、輸出端和雙穩(wěn)態(tài)電壓比較電路的第一輸入端相連。存儲單元及其選擇電路的輸入端分別和地址選擇信號、第一組脈沖信號相連接、輸出端和雙穩(wěn)態(tài)電壓比較電路的第二輸入端相連。雙穩(wěn)態(tài)電壓比較電路的控制信號輸入端分別和第二組脈沖信號、第三組脈沖信號相連。地址選擇信號有效后，觸發(fā)產(chǎn)生第一組脈沖信號并通過第一組脈沖信號使基準(zhǔn)電流和存儲單元電流接通，再觸發(fā)產(chǎn)生第二組脈沖信號和第三組脈沖信號并通過第二組脈沖信號和第三組脈沖信號觸發(fā)雙穩(wěn)態(tài)電壓比較電路實(shí)現(xiàn)數(shù)據(jù)的輸出。本發(fā)明能極大的降低讀數(shù)據(jù)時(shí)的功耗。
文檔編號G11C17/08GK102543199SQ20101060055
公開日2012年7月4日 申請日期2010年12月22日 優(yōu)先權(quán)日2010年12月22日
發(fā)明者郭璐 申請人:上海華虹Nec電子有限公司