專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，并且更具體地，涉及適合于電源噪聲降低的半導(dǎo) 體集成電路。
背景技術(shù)：
在半導(dǎo)體集成電路中，已經(jīng)存在下述問題當(dāng)在用于在數(shù)據(jù)發(fā)送電路和數(shù)據(jù)接 收電路之間的數(shù)據(jù)傳輸?shù)亩鄺l信號線上出現(xiàn)電源噪聲時(shí)，不能準(zhǔn)確地執(zhí)行在數(shù)據(jù)發(fā)送電 路和數(shù)據(jù)接收電路之間的數(shù)據(jù)傳輸。因此，已經(jīng)提供了例如ODT(片上終端)技術(shù)的對策來降低用于數(shù)據(jù) 接收電路的數(shù)據(jù)接收的信號線上的電源噪聲(JEDEC標(biāo)準(zhǔn)，DDR2SDRAM規(guī)范 JESD79-2E(JESD79-2D 版本)，2008 年 4 月，JEDEC 固態(tài)技術(shù)協(xié)會)。

發(fā)明內(nèi)容
在現(xiàn)有技術(shù)中，已經(jīng)提 供了諸如ODT功能的對策來降低影響數(shù)據(jù)接收電路的電 源噪聲。然而，現(xiàn)有技術(shù)沒有提供用于降低影響數(shù)據(jù)發(fā)送電路的電源噪聲的對策。通 常，數(shù)據(jù)發(fā)送電路包括諸如用于發(fā)送數(shù)據(jù)的三態(tài)緩沖器之類的數(shù)據(jù)輸出電路。數(shù)據(jù)發(fā)送 電路基于控制信號來控制數(shù)據(jù)輸出電路是否輸出數(shù)據(jù)。換言之，在數(shù)據(jù)輸出電路中，基于控制信號來切換其中數(shù)據(jù)輸出電路輸出數(shù)據(jù) 的數(shù)據(jù)發(fā)送模式和其中數(shù)據(jù)輸出電路的輸出被設(shè)定成高阻抗?fàn)顟B(tài)(HiZ)的高阻抗模式 (HiZ模式)。數(shù)據(jù)發(fā)送電路控制數(shù)據(jù)輸出電路以使其在發(fā)送數(shù)據(jù)時(shí)處于數(shù)據(jù)發(fā)送模式， 并且在不發(fā)送數(shù)據(jù)時(shí)處于HiZ模式。在將模式從HiZ模式切換成數(shù)據(jù)發(fā)送模式時(shí)的時(shí)間與數(shù)據(jù)輸出電路開始輸出下 一個(gè)數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段期間，數(shù)據(jù)輸出電路輸出在最后的數(shù)據(jù)發(fā)送模式下由數(shù)據(jù) 輸出電路輸出的最后數(shù)據(jù)。在該情況下，針對信號線設(shè)置的數(shù)據(jù)輸出電路可以輸出其電 壓電平是H或者L電平的偏置數(shù)據(jù)。更具體地，在與信號線相對應(yīng)的IO區(qū)域(例如，IO緩沖器)被彼此相鄰地布置 的情況下，在從HiZ模式開始的同時(shí)當(dāng)數(shù)據(jù)輸出電路開始輸出具有相同電勢的數(shù)據(jù)時(shí)， 在每個(gè)信號線上出現(xiàn)的電源噪聲被放大。因此，本發(fā)明人已經(jīng)發(fā)現(xiàn)了現(xiàn)有技術(shù)中的問 題，如上所述，數(shù)據(jù)發(fā)送電路不能準(zhǔn)確地發(fā)送數(shù)據(jù)。本發(fā)明的示例性方面是半導(dǎo)體集成電路，包括數(shù)據(jù)發(fā)送電路，該數(shù)據(jù)發(fā)送電路通過多條信號線并行地發(fā)送傳輸數(shù)據(jù)；以及數(shù)據(jù)接收電路，該數(shù)據(jù)接收電路接收該傳輸數(shù)據(jù)，其中，該數(shù)據(jù)發(fā)送電路包括多個(gè)數(shù)據(jù)輸出電路，該多個(gè)數(shù)據(jù)輸出電路在數(shù)據(jù)發(fā)送模式下輸出傳輸數(shù)據(jù)，或 者在高阻抗模式下將輸出設(shè)定成高阻抗?fàn)顟B(tài)，所述多個(gè)數(shù)據(jù)輸出電路中的每一個(gè)數(shù)據(jù)輸 出電路是針對所述多條信號線中的相應(yīng)一條信號線被設(shè)置的；多個(gè)數(shù)據(jù)選擇電路，該多個(gè)數(shù)據(jù)選擇電路選擇傳輸數(shù)據(jù)和預(yù)先設(shè)定的 固定數(shù)據(jù) 中的一個(gè)，并且將所選擇的數(shù)據(jù)輸出到相應(yīng)的數(shù)據(jù)輸出電路；以及控制電路，在將模式從高阻抗模式切換成數(shù)據(jù)發(fā)送模式時(shí)的時(shí)間與數(shù)據(jù)輸出電 路開始輸出傳輸數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段期間，該控制電路控制數(shù)據(jù)輸出電路來輸出固 定數(shù)據(jù)。通過上述電路結(jié)構(gòu)，能夠通過降低電源噪聲的放大來準(zhǔn)確地發(fā)送數(shù)據(jù)。根據(jù)本發(fā)明的示例性方面，能夠提供能夠準(zhǔn)確地發(fā)送數(shù)據(jù)的半導(dǎo)體集成電路。


結(jié)合附圖從特定示例性實(shí)施例的以下描述中，以上和其它示例性方面、優(yōu)點(diǎn)和 特征將更加明顯，在附圖中圖1圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路；圖2圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路；圖3圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的布局；以及圖4是描繪根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的操作的時(shí)序 圖。
具體實(shí)施例方式在下面參考附圖來詳細(xì)地描述本發(fā)明的具體示例性實(shí)施例。在附圖中用相同的 附圖標(biāo)記來表示相同的組件，并且為了解釋的清楚，適當(dāng)?shù)厥÷灾貜?fù)的解釋。[第一示例性實(shí)施例]參考附圖，將描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路。本發(fā)明 能夠適用于下述電路，該電路包括數(shù)據(jù)發(fā)送電路，該數(shù)據(jù)發(fā)送電路通過多條信號線來并 行地發(fā)送數(shù)據(jù)；以及數(shù)據(jù)接收電路，該數(shù)據(jù)接收電路接收從數(shù)據(jù)發(fā)送電路發(fā)送的數(shù)據(jù)， 并且該電路基于控制信號來控制數(shù)據(jù)發(fā)送電路的輸出。在該示例性實(shí)施例中，在下文中 解釋下述情況，其中，圖1中所示的電路包括SoC (片上系統(tǒng))電路和SDRAM(同步動態(tài) 隨機(jī)存取存儲器)電路，并且通過用于在SoC電路和SDRAM電路之間雙向地發(fā)送數(shù)據(jù)的 信號線(在下文中，簡稱為“雙向信號線”)來在SoC電路和SDRAM電路之間執(zhí)行數(shù) 據(jù)傳輸。圖1圖示了根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路。圖1中示出的電 路包括SoC電路(數(shù)據(jù)發(fā)送電路)100和SDRAM電路(數(shù)據(jù)接收電路)101。在DDR (雙 數(shù)據(jù)速率)模式下在SoC電路100和SDRAM電路101之間執(zhí)行數(shù)據(jù)傳輸。首先，將描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的電路結(jié)構(gòu)。 SoC電路100向SDRAM電路101輸出2比特的時(shí)鐘信號CK和作為時(shí)鐘信號CK的差分 信號的2比特的時(shí)鐘信號CKB。SoC電路100進(jìn)一步向SDRAM電路101輸出包括用于SDRAM電路101的每個(gè)地址的命令的16比特的控制信號CMD。注意，SDRAM電路 101接收與時(shí)鐘信號CK和CKB同步的控制信號CMD。在SoC電路100和SDRAM電路101之間雙向地發(fā)送和接收32比特的數(shù)據(jù)DQ、 4比特的選通信號DQS以及作為選通信號DQS的差分信號的4比特的選通信號DQSB中 的每一個(gè)。作為SoC電路100和SDRAM電路101中的一個(gè)的接收電路接收與選通信號 DQS和DQSB同步的數(shù)據(jù)DQ。注意，上述信號名稱還表示相應(yīng)的信號線名稱。圖2中示出的電路示出了作為選通信號線DQS[3:0]和DQSB[3:0]以及數(shù)據(jù)信號 線DQ[31:0]中的一個(gè)的1比特雙向信號線以及圖1中示出的電路的相應(yīng)的外圍電路。在 該示例性實(shí)施 例中，在下文中解釋其中1比特雙向信號線是數(shù)據(jù)信號線DQ
的情況。 如上所述，數(shù)據(jù)信號線DQ
被連接在SoC電路100和SDRAM101之間。SoC電路100包括外部端子201、緩沖器202、數(shù)據(jù)輸出電路203、數(shù)據(jù)選擇電路 256、具有ODT功能的終端電路204、控制電路205和反相器206。終端電路204包括電 阻器207和208以及開關(guān)209和210。數(shù)據(jù)輸出電路203包括NAND (與非)電路251、NOR(或非)電路252以及晶 體管253和254。在該示例性實(shí)施例中，下文中解釋其中開關(guān)209和晶體管253是P溝 道MOS晶體管并且開關(guān)210和晶體管254是N溝道MOS晶體管的情況。數(shù)據(jù)選擇電路 256包括存儲固定數(shù)據(jù)的寄存器257和選擇器258。在SoC電路100中，數(shù)據(jù)信號線DQ
通過外部端子201被連接到緩沖器202的 輸入端子和數(shù)據(jù)輸出電路203的輸出端子。終端電路204被設(shè)置在外部端子201和緩沖器202之間。在終端電路204中， 將開關(guān)209和電阻器207串聯(lián)地連接在高電勢側(cè)電源端子VDD與位于連接外部端子201 和緩沖器202的信號線上的結(jié)點(diǎn)Nl之間。將開關(guān)210和電阻器208串聯(lián)地連接在低電勢 側(cè)電源端子VSS和結(jié)點(diǎn)Nl之間。換言之，將開關(guān)209的源極端子連接到高電勢側(cè)電源 端子VDD。將開關(guān)209的漏極端子連接到電阻器207的一個(gè)端子。將電阻器207的另 一端子連接到電阻器208的一個(gè)端子。將電阻器208的另一端子連接到開關(guān)210的漏極 端子。將開關(guān)210的源極端子連接到低電勢側(cè)電源端子VSS。將電阻器207的另一端子 和電阻器208的一個(gè)端子共同地連接到結(jié)點(diǎn)Ni。注意，可以互換(switch around)在高電 勢側(cè)電源端子VDD和結(jié)點(diǎn)Nl之間串聯(lián)連接的開關(guān)209和電阻器207。類似地，可以互 換在低電勢側(cè)電源端子VSS和結(jié)點(diǎn)Nl之間串聯(lián)連接的開關(guān)210和電阻器208。將緩沖器202的輸出端子連接到控制電路205的用于輸入數(shù)據(jù)的輸入端子IN。 將控制電路205的輸出端子Cl連接到開關(guān)209的柵極端子，并且通過反相器206將控制 電路205的輸出端子Cl連接到開關(guān)210的柵極端子。在其它的雙向信號線中也采用這樣 的外圍電路構(gòu)造。注意，對這些雙向信號線共同地設(shè)置控制電路205。將控制電路205的用于輸出數(shù)據(jù)的輸出端子OUT連接到包括在數(shù)據(jù)選擇電路256 中的選擇器258的一個(gè)輸入端子。將寄存器257的輸出端子連接到選擇器258的另一輸 入端子。將控制電路205的用于輸出控制信號(第一控制信號)231的輸出端子E2連接 到選擇器258的切換控制端子。將選擇器258的輸出端子連接到數(shù)據(jù)輸出電路203中的 NAND電路251的一個(gè)輸入端子和NOR電路252的一個(gè)輸入端子。在數(shù)據(jù)輸出電路203中通過反相器255將控制電路205的用于輸出控制信號(第二控制信號)230的輸出端子El連接到NAND電路251的另一輸入端子和NOR電路252 的另一輸入端子。將NAND電路251的輸出端子連接到晶體管253的柵極端子。將NOR 電路252的輸出端子連接到晶體管254的柵極端子。將晶體管253和254串聯(lián)地連接在 高電勢側(cè)電源端子VDD和低電勢側(cè)電源端子VSS之間。換言之，晶體管253和254組 成反相器。將晶體管253的漏極端子和晶體管254的漏極端子共同地連接到位于連接緩 沖器202和外部端子201的信號線上的結(jié)點(diǎn)。在其它的雙向信號線中也采用這樣的外圍 電路構(gòu)造。接下來，將描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體集成電路的操作。在 下文中解釋其中SoC電路100接收(讀取)從SDRAM101發(fā)送的諸如數(shù)據(jù)DQ的數(shù)據(jù)。 首先，SoC電路100向SDRAM電路101輸出控制信號CMD。此后，例如，SDRAM電 路101向SoC電路100發(fā)送存儲在由控制信號CMD指定的地址的存儲器區(qū)域中的數(shù)據(jù) DQ以及選通信號DQS和DQSB。在該情況下，從SDRAM電路101發(fā)送的數(shù)據(jù)DQ具 有預(yù)定的突發(fā)長度。SoC電路100通過相應(yīng)的信號線、外部端子201以及緩沖器202接收從SDRAM 電路101輸出的每個(gè)信號。注意，SoC電路100接收與選通信號DQS和DQSB同步的數(shù) 據(jù)DQ。將由SoC電路100接收到的數(shù)據(jù)DQ輸入到控制電路205和其它的外圍電路(未 示出)。在SoC電路100開始發(fā)送控制信號CMD時(shí)的時(shí)間與SoC電路100開始接收相 應(yīng)的數(shù)據(jù)DQ時(shí)的時(shí)間之間的時(shí)段被稱為讀取時(shí)延(RL)。當(dāng)接收從SDRAM電路101發(fā)送的數(shù)據(jù)時(shí)，SoC電路100控制相應(yīng)的終端電路 204的ODT 功能被接通以降低在數(shù)據(jù)信號線DQ和選通信號線DQS和DQSB上出現(xiàn)的電 源噪聲。具體地，SoC電路100基于來自控制電路205的控制信號200來控制設(shè)置在相 應(yīng)的終端電路204中的開關(guān)209和210被接通，并且將相應(yīng)的信號線上的結(jié)點(diǎn)設(shè)定成預(yù)定 電勢(例如，高電勢側(cè)電源電壓VDD的一半)。這使得SoC電路100能夠通過降低包括 在接收到的數(shù)據(jù)中的電源噪聲來準(zhǔn)確地接收數(shù)據(jù)。此外，SoC電路100基于來自控制電路205的控制信號230來控制數(shù)據(jù)輸出電 路203不向SDARM電路101輸出數(shù)據(jù)。換言之，SoC電路100基于L電平的控制信號 230來控制數(shù)據(jù)輸出電路203的輸出被設(shè)定成高阻抗?fàn)顟B(tài)(HiZ)。當(dāng)控制信號230是L電 平時(shí)，因?yàn)榫w管253和254都被控制成截止，所以數(shù)據(jù)輸出電路230的輸出指示HiZ。 這使得SoC電路100能夠在不受從數(shù)據(jù)輸出電路203輸出的其它數(shù)據(jù)影響的情況下準(zhǔn)確地 接收從SDRAM電路101發(fā)送的數(shù)據(jù)。在下文中解釋其中SoC電路100向SDRAM電路101發(fā)送(寫入)數(shù)據(jù)的情況。 首先，SoC電路100向SDRAM電路101輸出控制信號CMD。此后，SoC電路100向 SDRAM電路101發(fā)送數(shù)據(jù)DQ以及選通信號DQS和DQSB。在該情況下，從SoC電路
100發(fā)送的數(shù)據(jù)DQ具有預(yù)定的突發(fā)長度。然后，SDRAM電路101接收與選通信號DQS和DQSB同步的數(shù)據(jù)DQ。例如，
將數(shù)據(jù)DQ寫入到由控制信號CMD指定的地址的存儲器區(qū)域。在SoC電路100開始發(fā) 送控制信號CMD時(shí)的時(shí)間與SoC電路100開始發(fā)送相應(yīng)的數(shù)據(jù)DQ時(shí)的時(shí)間之間的時(shí)段 被稱為寫入時(shí)延(WL)。當(dāng)向SDRAM電路101發(fā)送數(shù)據(jù)時(shí)，SoC電路100控制相應(yīng)的終端電路204的ODT功能被斷開。具體地，SoC電路100基于來自控制電路205的控制信號200來控制 設(shè)置在相應(yīng)的終端電路204中的開關(guān)209和210被斷開，從而防止通過數(shù)據(jù)輸出電路203 和外部端子201向SDRAM電路101發(fā)送的數(shù)據(jù)的電勢衰減。這使得SoC電路100能夠 準(zhǔn)確地向SDRAM101發(fā)送數(shù)據(jù)。然后，SoC電路100基于來自控制電路205的控制信號230來控制數(shù)據(jù)輸出電路203向SDRAM電路101輸出數(shù)據(jù)。換言之，SoC電路100基于H電平的控制信號230 來控制數(shù)據(jù)輸出電路203向SDRAM電路101輸出數(shù)據(jù)。當(dāng)控制信號230是H電平時(shí)，根據(jù)從控制電路205輸出的數(shù)據(jù)來控制晶體管253 和254被導(dǎo)通和截止。因此，SoC電路100向SDRAM電路101發(fā)送數(shù)據(jù)。注意，在數(shù) 據(jù)選擇電路256中，選擇器258基于控制信號231來選擇由控制電路205生成的數(shù)據(jù)和存 儲在寄存器257中的固定數(shù)據(jù)中的一個(gè)，并將所選擇的數(shù)據(jù)輸出到數(shù)據(jù)輸出電路203。換 言之，當(dāng)SoC電路100發(fā)送數(shù)據(jù)時(shí)，數(shù)據(jù)選擇電路256選擇由控制電路205生成的數(shù)據(jù)， 并且輸出所選擇的數(shù)據(jù)。以該方式，SoC電路100基于控制信號CMD在其中SoC電路100接收從SDRAM
電路101發(fā)送的數(shù)據(jù)的讀取模式和其中SoC電路100向SDRAM電路101發(fā)送數(shù)據(jù)的寫入 模式之間進(jìn)行切換。注意，SoC電路100以預(yù)定的時(shí)間間隔輸出具有與時(shí)鐘信號CK的 一個(gè)周期相對應(yīng)的數(shù)據(jù)長度的控制信號CMD。此外，SoC電路100基于控制信號230來控制數(shù)據(jù)輸出電路203是否輸出數(shù)據(jù)。 換言之，在數(shù)據(jù)輸出電路203中，基于控制信號230來切換其中數(shù)據(jù)輸出電路203輸出數(shù) 據(jù)的數(shù)據(jù)發(fā)送模式和其中數(shù)據(jù)輸出電路203的輸出被設(shè)定成高阻抗?fàn)顟B(tài)(HiZ)的高阻抗模 式(HiZ模式)。SoC電路100在發(fā)送數(shù)據(jù)時(shí)將數(shù)據(jù)輸出電路203控制成處于數(shù)據(jù)發(fā)送模 式，并且在不發(fā)送數(shù)據(jù)時(shí)將其控制成處于HiZ模式。例如，SoC電路100在讀取模式下接收諸如數(shù)據(jù)DQ的數(shù)據(jù)或者在寫入模式下發(fā) 送數(shù)據(jù)，并且在預(yù)定的時(shí)間間隔之后，在相同的模式下接收或發(fā)送另一數(shù)據(jù)。替代地， SoC電路100在讀取模式下接收諸如數(shù)據(jù)DQ的數(shù)據(jù)或者在寫入模式下發(fā)送數(shù)據(jù)，并且在 預(yù)定的時(shí)間間隔之后，在不同的模式下接收或者發(fā)送另一數(shù)據(jù)。重復(fù)如上所述的數(shù)據(jù)發(fā) 送和接收。根據(jù)該示例性實(shí)施例的SoC電路100展示當(dāng)SoC電路100發(fā)送諸如數(shù)據(jù)DQ的 數(shù)據(jù)時(shí)的特性。參考圖3和圖4來描述在該情況下的SoC電路100的操作。圖3圖示了包括在SoC電路100中的IO區(qū)域的布局。如圖3中所示，沿著SoC 電路100的外圍以環(huán)狀布置IO區(qū)域。注意，SoC電路100中的IO區(qū)域是用于對接諸如 SDRAM電路101的外部電路的區(qū)域。IO區(qū)域中的每一個(gè)包括IO緩沖器、IOPAD以及 外部端子。在如圖3中所示的該示例性實(shí)施例中，在下文中將會解釋下述情況，其中，沿 著SoC電路100的外圍來在圖3的平面中的橫向方向上將與數(shù)據(jù)DQ的位線相對應(yīng)的IO 區(qū)域彼此相鄰地布置。為了方便起見，在圖3的平面中從左到右布置的IO區(qū)域被稱為時(shí) 隙O至?xí)r隙7。時(shí)隙O與數(shù)據(jù)DQ
相對應(yīng)。時(shí)隙1與數(shù)據(jù)DQ[1]相對應(yīng)。時(shí)隙2與 數(shù)據(jù)DQ[2]相對應(yīng)。時(shí)隙3與數(shù)據(jù)DQ[3]相對應(yīng)。時(shí)隙4與數(shù)據(jù)DQ[4]相對應(yīng)。時(shí)隙 5與數(shù)據(jù)DQ[5]相對應(yīng)。時(shí)隙6與數(shù)據(jù)DQ[6]相對應(yīng)。時(shí)隙7與數(shù)據(jù)DQ[7]相對應(yīng)。
圖4是在重復(fù)寫入模式的情況下的時(shí)序圖。首先，SoC電路100向SDRAM電 路101輸出控制信號CMD(由圖4中所示的“A”指示并且在下文中被稱為“寫入命令 A”)。然后，在寫入時(shí)延WL的時(shí)段(圖4中所示的“C”)之后，SoC電路100向 SDRAM電路101發(fā)送具有預(yù)定的突發(fā)長度的數(shù)據(jù)DQ (圖4中所示的“D” )和相應(yīng)的選 通信號DQS禾口 DQSB。在該情況下，當(dāng)發(fā) 送數(shù)據(jù)時(shí)，SoC電路100控制相應(yīng)的數(shù)據(jù)輸出電路203來輸出數(shù)據(jù)。在輸出寫入命令A(yù)之后，在預(yù)定的時(shí)間間隔的時(shí)段(圖4中所示的“B”)之 后，SoC電路100輸出寫入命令E(圖4中所示的“E”)。然后，在寫入時(shí)延WL的時(shí) 段(圖4中所示的“F” )之后，SoC電路100向SDRAM電路101發(fā)送具有預(yù)定突發(fā)長 度的數(shù)據(jù)DQ (圖4中所示的“G”)和相應(yīng)的選通信號DQS和DQSB。在將模式從HiZ模式切換成數(shù)據(jù)發(fā)送模式時(shí)的時(shí)間與數(shù)據(jù)輸出電路203開始輸出 來自控制電路205的數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段(圖4中所示的“H”和“I”)期間，數(shù) 據(jù)輸出電路203中的每一個(gè)輸出存儲在相應(yīng)的寄存器257中的固定數(shù)據(jù)。換言之，數(shù)據(jù) 選擇電路256中的每一個(gè)基于從控制電路205輸出的控制信號231將固定數(shù)據(jù)輸出到相應(yīng) 的數(shù)據(jù)輸出電路203。在該情況下，與偶數(shù)時(shí)隙0、2、4和6相對應(yīng)的數(shù)據(jù)輸出電路203輸出L電平 的固定數(shù)據(jù)。與奇數(shù)時(shí)隙1、3、5和7相對應(yīng)的數(shù)據(jù)輸出電路203輸出H電平的固定數(shù) 據(jù)。因?yàn)樵趫D3的平面中的橫向方向上彼此相鄰地布置時(shí)隙0至7，所以相鄰時(shí)隙(例 如，時(shí)隙0和時(shí)隙1)的固定數(shù)據(jù)具有彼此不同的電勢?？傊?，在將模式從HiZ模式切換到數(shù)據(jù)發(fā)送模式時(shí)的時(shí)間與數(shù)據(jù)輸出電路203開 始輸出來自控制電路205的數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段(圖4中所示的“H”和“I”)期 間，數(shù)據(jù)輸出電路203輸出固定數(shù)據(jù)，以便防止在與相鄰的IO區(qū)域相對應(yīng)的信號線上的 電勢被偏置。因此，能夠降低在IO區(qū)域的信號線上出現(xiàn)的電源噪聲的放大。這使得SoC 電路100能夠準(zhǔn)確地發(fā)送數(shù)據(jù)。如上所述，在根據(jù)該示例性實(shí)施例的半導(dǎo)體集成電路中，在數(shù)據(jù)發(fā)送電路通過 多條信號線并行地發(fā)送數(shù)據(jù)的情況下，在將模式從HiZ模式切換成數(shù)據(jù)發(fā)送模式時(shí)的時(shí) 間與數(shù)據(jù)輸出電路203開始輸出來自控制電路205的數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段期間，數(shù)據(jù) 輸出電路203輸出預(yù)先設(shè)定的固定數(shù)據(jù)。這使得根據(jù)該示例性實(shí)施例的半導(dǎo)體集成電路 能夠通過降低電源噪聲的放大來準(zhǔn)確地發(fā)送數(shù)據(jù)。注意，本發(fā)明不限于上述示例性實(shí)施例，但是在本發(fā)明的范圍內(nèi)能夠適當(dāng)?shù)剡M(jìn) 行修改。例如，盡管上述的示例性實(shí)施例已經(jīng)描述了其中SoC電路100向SDRAM電路 101發(fā)送數(shù)據(jù)的示例，但是本發(fā)明不限于此。本發(fā)明還適用于其中SDRAM電路101向 SoC電路100發(fā)送數(shù)據(jù)的電路構(gòu)造。盡管上述示例性實(shí)施例已經(jīng)描述了用于數(shù)據(jù)輸出電路203的輸出的信號線是雙 向信號線的情況，但是本發(fā)明不限于此。本發(fā)明還適用于其中用于數(shù)據(jù)輸出電路203的 輸出的信號線是專用于發(fā)送數(shù)據(jù)的信號線的電路構(gòu)造。終端電路不限于在上述示例性實(shí)施例中說明的電路。本發(fā)明還適用于包括串聯(lián) 地連接在具有預(yù)定的電勢(例如，高電勢側(cè)電源電壓VDD的一半)的電源端子和相應(yīng)的信號線上的結(jié)點(diǎn)之間的電阻器和開關(guān)的電路構(gòu)造。此外，盡管上述的示例性實(shí)施例已經(jīng) 描述了包括終端電路的情況，但是本發(fā)明不限于此。本發(fā)明還適用于其中不包括終端電 路的電路構(gòu)造。

盡管上述示例性實(shí)施例已經(jīng)描述了其中半導(dǎo)體集成電路包括單個(gè)SDRAM電路 的示例，但是本發(fā)明不限于此。本發(fā)明還適用于包括多個(gè)SDRAM電路的電路構(gòu)造。盡管上述示例性實(shí)施例已經(jīng)描述了其中如圖3中所示布置與數(shù)據(jù)DQ的位線相對 應(yīng)的IO區(qū)域的示例，但是本發(fā)明不限于此。本發(fā)明還適用于其中IO區(qū)域被布置在對應(yīng) 的信號線的電源噪聲彼此影響的距離的情況。在該情況下，應(yīng)當(dāng)進(jìn)行設(shè)定，使得防止向 彼此相鄰地布置的IO區(qū)域的位線局部地提供有具有相同電勢的固定數(shù)據(jù)。雖然已經(jīng)按照若干示例性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將認(rèn)識 至IJ，可以在所附的權(quán)利要求的精神和范圍內(nèi)通過各種修改來實(shí)踐本發(fā)明，并且本發(fā)明并 不限于上述的示例。此外，權(quán)利要求的范圍不受到上述的示例性實(shí)施例的限制。此外，應(yīng)當(dāng)注意，本申請人希望即使在后期的審查過程中對權(quán)利要求進(jìn)行修改 也涵蓋所有權(quán)利要求要素的等同形式。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括數(shù)據(jù)發(fā)送電路，所述數(shù)據(jù)發(fā)送電路通過多條信號線來并行地發(fā)送傳輸數(shù)據(jù)；以及數(shù)據(jù)接收電路，所述數(shù)據(jù)接收電路接收所述傳輸數(shù)據(jù)，其中，所述數(shù)據(jù)發(fā)送電路包括多個(gè)數(shù)據(jù)輸出電路，所述多個(gè)數(shù)據(jù)輸出電路在數(shù)據(jù)發(fā)送模式下輸出所述傳輸數(shù)據(jù)， 或者在高阻抗模式下將輸出設(shè)定成高阻抗?fàn)顟B(tài)，所述多個(gè)數(shù)據(jù)輸出電路中的每一個(gè)數(shù)據(jù) 輸出電路是針對所述多條信號線中的相應(yīng)一條信號線被設(shè)置的；多個(gè)數(shù)據(jù)選擇電路，所述多個(gè)數(shù)據(jù)選擇電路選擇所述傳輸數(shù)據(jù)和預(yù)先設(shè)定的固定數(shù) 據(jù)中的一個(gè)，并且將所選擇的數(shù)據(jù)輸出到相應(yīng)的數(shù)據(jù)輸出電路；以及控制電路，在將模式從所述高阻抗模式切換成所述數(shù)據(jù)發(fā)送模式時(shí)的時(shí)間與所述數(shù) 據(jù)輸出電路開始輸出所述傳輸數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段期間，所述控制電路控制所述數(shù) 據(jù)輸出電路來輸出所述固定數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述數(shù)據(jù)選擇電路中的每一個(gè)包括寄存器，所述寄存器輸出所述固定數(shù)據(jù)；以及選擇器，所述選擇器基于從所述控制電路輸出的第一控制信號來選擇所述固定數(shù)據(jù) 和所述傳輸數(shù)據(jù)中的一個(gè)，并且輸出所述選擇的數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，在所述數(shù)據(jù)輸出電路中，所述數(shù)據(jù) 輸出電路中的每一個(gè)基于從所述控制電路輸出的第二控制信號來在所述數(shù)據(jù)發(fā)送模式和 所述高阻抗模式之間進(jìn)行切換。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)輸出電路中的每一個(gè)在所 述數(shù)據(jù)發(fā)送電路發(fā)送所述傳輸數(shù)據(jù)時(shí)切換成所述數(shù)據(jù)發(fā)送模式，并且在所述數(shù)據(jù)發(fā)送電 路不發(fā)送所述傳輸數(shù)據(jù)時(shí)切換成所述高阻抗模式。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，在針對所述數(shù)據(jù)發(fā)送電路的相應(yīng)的 信號線設(shè)置的外部端子中，向所述外部端子中被布置成彼此相鄰的外部端子提供的所述 固定數(shù)據(jù)具有不同的電勢。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述數(shù)據(jù)輸出電路中的每一個(gè)包括反相器，所述反相器包括P溝道MOS晶體管和N 溝道MOS晶體管，并且在所述高阻抗模式下所述P溝道MOS晶體管和所述N溝道MOS晶體管被截止，并且 在所述數(shù)據(jù)發(fā)送模式下，基于所述傳輸數(shù)據(jù)和所述固定數(shù)據(jù)中的一個(gè)，所述P溝道MOS 晶體管和所述N溝道MOS晶體管中的一個(gè)被導(dǎo)通，而另一個(gè)被截止。
全文摘要
提供了一種根據(jù)本發(fā)明的示例性方面的半導(dǎo)體集成電路，包括數(shù)據(jù)發(fā)送電路，該數(shù)據(jù)發(fā)送電路通過多條信號線并行地發(fā)送數(shù)據(jù)；以及數(shù)據(jù)接收電路，該數(shù)據(jù)接收電路接收數(shù)據(jù)。數(shù)據(jù)發(fā)送電路包括多個(gè)數(shù)據(jù)輸出電路，該多個(gè)數(shù)據(jù)輸出電路在數(shù)據(jù)發(fā)送模式下輸出數(shù)據(jù)，或者在高阻抗(HiZ)模式下將輸出設(shè)定成高阻抗?fàn)顟B(tài)；多個(gè)數(shù)據(jù)選擇電路，該多個(gè)數(shù)據(jù)選擇電路選擇數(shù)據(jù)和固定數(shù)據(jù)中的一個(gè)，并且將所選擇的數(shù)據(jù)輸出到數(shù)據(jù)輸出電路；以及控制電路，在將模式從HiZ模式切換成數(shù)據(jù)發(fā)送模式時(shí)的時(shí)間與數(shù)據(jù)輸出電路開始輸出數(shù)據(jù)時(shí)的時(shí)間之間的時(shí)段期間，該控制電路控制數(shù)據(jù)輸出電路來輸出固定數(shù)據(jù)。
文檔編號G11C11/413GK102024493SQ20101028229
公開日2011年4月20日 申請日期2010年9月9日 優(yōu)先權(quán)日2009年9月9日
發(fā)明者光明雅泰, 飯塚洋一 申請人:瑞薩電子株式會社