專利名稱：半導體存儲設備讀取操作的控制電路的制作方法
技術領域：
本發(fā)明總體涉及半導M^i殳備,尤其涉及半導M^ti殳備讀取l^作 的控制電路。
背景技術：
典型半導M^i殳備利用具有多個輸入/輸出引腳的單一端口 ，使用 并行輸入/輸出系統(tǒng)與外部芯片組交換數據.因為并行輸入/輸出可同時傳 ^H午多數據位，所以并行輸入/輸出具有高速數據處理的優(yōu)點。
不過，并行輸入/輸出具有一項缺點，就是數據傳輸距離越遠，傳輸 數據所需的總線數量就會增加，這導致增加產品的單位成本。
傳統(tǒng)技術內使用SERDES (SERializer and DESeriallizer，串行器 與解串器)，以補充并行輸入/輸出的缺點。在SERDES內，半導M^i更 備具有兩個或更多個端口，每一端口都包括SERDES電路。每一端口將外 部輸入的串行信號轉換成并行信號并且把它們傳輸至存儲排，也將M儲 排輸入的并行信號轉換成串行信號并把它們輸出至外部.
根據這些4^作，犯RDES型存儲設備可減少所需的總線數量。
在SERDES內，每一寫入/讀取指令執(zhí)行至少兩次寫入/讀^#作。因 此，在具有四時鐘CAS至CAS延遲'tCCD，的犯RDES型半導M^l^i殳備 內，應該在兩個時鐘內執(zhí)行一次寫入/讀取操作.
目前來說，此搮作的時間間隔固定不變。因此，針對目標頻率為lns， 寫入/讀取操作執(zhí)行的一個時間周期應該在2ns內。也就是，用于控制第
5一寫入/讀取操作的列選擇信號'YI，以及用于控制第二寫入/讀取操作的 列選#^信號'YI，應該不會^i5^過2 ns.
此外，兩個列選^信號'YI，之間的時間間隔為對應于高頻IMt的固 定值，并不考慮半導M^&備的操作H.因此，半導M^i殳備總是 用預定最小裕度來操作，
圖1A和圖lB為顯示用于傳統(tǒng)犯RDES半導^^f^i殳備內指令處理的 程序的電路圖。
首先，圖1A為顯示寫入^作的電路圖.
首先，啟用由指令譯碼器(未顯示)所生成的寫入指令'WT',并將其 供應至列譯，碼器101。列譯碼器101接^址信號'ADD，以及寫入指令 'WT，，并且生成與供應至列譯碼器101的時鐘信號'CLK，同步的笫一列 選擇信號'YIl，和第二列選擇信號'YI2，。第二列選#^信號'YI2，可為 經過預定時間間隔(例如兩個時鐘信號周期)延遲的信號，并且與笫一列 選擇信號'YIl，同步'
進一步，數據輸入多路復用器'MUX1，、 'MUX2， 103、 105各自接收 列選擇信號'YI1'、 'YI2，和數據'DIN，，如此可將翁:據傳輸至存儲排. 根據此配置，輸入數據'DIN，在經過根據來自數據輸入墊'DQ，的數據 選通信號'DQS，的預定處理之后輸入至端口 ，并且并行化。然后，輸入 數據'DIN，通過全域輸入/輸出線'GIO，傳輸至數據輸入多路復用器103、 105。
寫入驅動器107通過M輸入/輸出線'LIO/LIOb'將自輸入多路復 用器'MUX1，和'MUX2，接收的數據傳輸至存儲排區(qū)塊，其中該多路復用 器通過全域輸入/輸出線接收輸入數據。
例如當針對一個寫入指令執(zhí)行兩次寫入操作時，具有8位的輸入數 據并行成4位與4位，并且依序通過GIO輸入至輸入多路復用器'MUX1， 和'MUX2，。進一步，數據輸入多路復用器'MUX1， 103根據第一列選擇 信號'YI1'、通過寫入驅動器107將第一 4位數據傳輸至^輸入/輸出 線'LI0/LI0b，.此后，數據輸入多路復用器'MUX2， 105根據在預定時 間間隔(即兩個時鐘)之后輸出的笫二列選擇信號'YI2'，通過寫入驅動器 107將第二4位數據傳輸至;Mi輸入/輸出線'LI0/LI0b，。
如上所述，因為列選#^信號'YIl，和'YI2，都與寫AJI作期間的時鐘信號同步生成，所以有可能根據數據選通信號在確切時間上將輸入的數 據傳輸至存儲排。
接下來，圖1B為顯示讀取操作的電路圖。
隨著讀取指令'RD，的啟用，列譯碼器201接收地址信號'ADD，和 讀取指令'RD，，并且輸出列選#^信號'YI，.因此，輸入/輸出感測放大 器205通過;^fc輸入/輸出線'LIO/LIOb'接收儲存在存儲排區(qū)塊內的數 據'DOUT，，接著放大并鎖定該數據.
響應于第一延遲單元215的輸出信號，通過全域輸入/輸出線驅動器 (GI0驅動器)207、 209以及多路復用器211，將輸入/輸出感測放大器 205所放大的數據傳輸至管道鎖存部件213.在此配置中，笫一延遲單元 215 4C^感測啟用信號產生器203輸出的感測啟用信號'IOSTB'延遲預 定時間量，然后輸出。
更具體地，M從第一延遲單元215輸出的第一延遲信號'MA0<1>，， 通過全域輸入/輸出驅動器把來自輸入/輸出感測放大器205的輸出信號 的一部分(第一數據組)傳輸至多路復用器211。然后絲從第一延遲單元 215輸出的第二延遲信號'MA0<2>，，通過全域輸入/輸出驅動器把來自輸 入/輸出感測放大器205的輸出信號的剩^p分(笫二數據組)傳輸至多路 復用器211。根據此配置，第二延遲信號'MA0<2>，為將第一延遲信號 'MA0<1>，延遲預定時間所獲得的值。
第一數據組被輸入至多路復用器211，并且應該在第二數據組輸入至 多路復用器211之前儲存在管道鎖存部件213內.因此，由第二延遲單元 217所生成的第一和笫二管道鎖存控制信號'PIN1'、 'PIN2，應該設計成 分別具有與從第一延遲單元215輸出的第一和第二延遲信號'MA0<1>，、 'MA0<2>，相同的延遲值.
如上所述，笫一^il單元215和第二延遲單元217設計成具有固定延 遲時間，而不管半導體存^ti殳備的搮作速度.不過，笫一延遲單元215 和第二延遲單元217的位置被設計成不同，因此i更置延遲單元215、 217 具有確實相同的延遲值有所困難。結果，發(fā)生已經傳輸至全域輸入/輸出 線的數據并未在確切時間上傳輸至管道鎖存部件213的問題.此問題在高 頻操作中會惡化，并且導致半導M^i殳備故陣。
進一步，因為應用至第一延遲單元215和笫二延遲單元217的延 遲時間為將感測啟用信號'I0STB，固定預定時間所生成的值，因此第一延遲 單元215和第二延遲單元217根據該固定值來操作，即使在低頻操作中操 作裕度足夠時也是如此，從而惡化半導M^i殳備的效率。

發(fā)明內容
在此提供可:tfL據SERDES型半導^^fti殳備內的時鐘來執(zhí)^取操作 的讀取操作的控制電路。
讀取JMt的控制電路通過將數據輸出時間間隔變更成與4^據SERDES
在本發(fā)明的一個具體實施例內，半導M^l^i殳備的讀取JMt控制電路 (其是SERDES型半導M^lti殳備的讀取操作控制電路)包括第一延遲 單元，其配置成通過接收感測啟用信號'I0STB，來生成并輸出第一延遲 信號至第 一全域輸入/輸出線驅動器，以及通過接收該感測啟用信號來生 成并輸出第二延遲信號至第二全域輸入/輸出線驅動器，其中第一延遲單 元通過與時鐘同步地延遲該感測啟用信號來生成笫二延遲信號；以及笫二 延遲單元，其配置成響應于第一延遲信號與第二延遲信號而生成管道鎖存 控制信號。
在本發(fā)明的其它具體實施例內，半導體存^i殳備的讀取IMt控制電路 (其是SERDES型半導^^H^殳備的讀取操作控制電路)包括第一延遲 單元，其配置成通過接收感測啟用信號'I0STB，來生成并輸出第一延遲 信號至第一全域輸入/輸出線驅動器，以及通過與時鐘同步地延遲該感測 啟用信號來生成第二延遲信號，并輸出第二延遲信號至第二全域輸入/輸 出線驅動器；以及第二延遲單元，其配置成通過接收感測啟用信號'I0STB， 來生成第三延遲信號并將該第三延遲信號當成笫一管道鎖存控制信號來 輸出，以及通過與時鐘同步^yi遲該感測啟用信號來生成第四延遲信號并 將該笫四延遲信號當成第二管道鎖存控制信號來輸出。
下面將參閱名為"具體實施方式
"的部分來說明這些與其它特征、方 面以及具體實施例。


將參閱

特征、方面與具體實施例，其中
圖1A和圖lB為顯示用于傳統(tǒng)SERDES型半導^MH^i殳備內指令處理 的程序的電路圖2為顯示根據本發(fā)明具體實施例的讀取操作控制電路配置的圖3為顯示圖2內所示第一延遲單元的配置的圖4為顯示圖2內所示第二延遲單元的配置的圖；以及
圖5為顯示根據本發(fā)明其它實施例的讀取操作控制電路配置的圖。
具體實施例方式
此后，將參照附圖來詳細說明本發(fā)明的優(yōu)選實施例.
圖2為顯示根據本發(fā)明具體實施例的讀取操作控制電路配置的圖。
根據本發(fā)明具體實施例的讀取操作的控制電路可包括第 一延遲單元 315、第二延遲單元317以及信號分離單元319。
笫一延遲單元315接收來自感測啟用信號產生器303的感測啟用信號 'I0STB，，并且產生提供給第一全域輸入/輸出線驅動器(GIO驅動器1) 307的第一延遲信號4MA0<1>，。第一延遲單元315也通過與在第一延遲 單元315上接收的時鐘信號'CLK，同步地延遲感測啟用信號'I0STB，來 產生第二延遲信號'MA0<2>，，并且提供第二延遲信號'MA0<2>，給第二 全域輸入/輸出線驅動器309。
響應于從第一延遲單元315輸出的第一延遲信號'MA0<1>，與第二延 遲信號(MA0<2>，，第二延遲單元317產生管道鎖存控制信號'PIN，。
信號分離單元319由從第二延遲單元317輸出的管道鎖存控制信號 PIN產生第一和第二管道鎖存控制信號'PIN1'、 'PIN2'。
此后將詳細說明包括上述讀取操作的控制電路的半導體存儲設備的 讀取操作。
隨著讀取信號'RD，的啟用，列譯碼器301接收讀取信號'RD，和地 址信號'ADD，，并且輸出列選擇信號'YI，。輸入/輸出感測放大器305 通過本地輸入/輸出線'LI0/LI0b，接收儲存在存儲排區(qū)塊內的數據 ，，接著放大并鎖定該數據。在從感測啟用信號產生器303輸出感測啟用信號'IOSTB，之后，第一延遲單元315通過將感測啟用信號'I0STB，延遲預定時間來輸出第一延遲信號'MA0<1>，。此后，第一數據組鎖定在輸入/輸出感測放大器305內，并且^MI第一延遲信號'MA0<1>，、通過第一全域輸入/輸出線驅動器307傳輸至多路復用器311.
響應于從信號分離單元319輸出的第一管道鎖存控制信號'PIN1'，輸入至多路復用器311的第一數據組被儲存在管道鎖存部件313內。
然后第二數據組被鎖定在輸入/輸出感測放大器305內，并且^在第一延遲單元315內通過與時鐘'CLK，同步M遲感測啟用信號'I0STB，而產生的第二延遲信號'MA0<2>，，通過第二全域輸入/輸出線驅動器(G10驅動器2 ) 309被傳輸至多路復用器311。
此后，響應于從信號分離單元319輸出的第二管道鎖存控制信號'PIN2'，第二數據組被^^存在管道鎖存部件313內。
如上所述，因為通過在輸出第一延遲信號'MA0〈1〉，之后把感測啟用信號'I0STB，與時鐘同步地延遲來產生第二延遲信號'MA0<2>，，所以可確保低頻操作與讀取操作之間的裕度。
儲存在多路復用器311內的數據根據管道鎖存控制信號'PIN1'、'PIN2，被傳輸至管道鎖存部件313，其中的管道鎖存控制信號根據笫一延遲信號'MA0<1>，和第二延遲信號'MA0<2>，產生。因此，數據傳輸至多路復用器311的時間點與管道鎖存部件313儲存數據的時間點不重疊。
圖3為顯示圖2內所示第一延遲單元315的配置的圖。
如圖3內所示，第一延遲單元315配置成包括第一延遲器401、鎖存部件403以及笫二延遲器405。
笫一延遲器401通過將感測啟用信號'I0STB，延遲預定時間來輸出第一延遲信號'MA0<1>，。鎖存部件403將感測啟用信號'I0STB，移位來與時鐘'CLK，同步。然后第二延遲器405通過將鎖存部件403的輸出信號延遲預定時間來輸出第二延遲信號'MA0<2>'。
根據此配置，鎖存部件403包括響應于時鐘'CLK，信號而把感測啟用信號'I0STB，延遲2位的D觸發(fā)器(未顯示)。優(yōu)選是第一延遲器401和第二延遲器405的延遲量設置成具有相同值。圖4為顯示圖2內所示笫二延遲單元317的配置的圖。
在本發(fā)明的優(yōu)選具體實施例內，笫二延遲單元317包括邏輯元件，該元件接收第一延遲信號'MA0<1>，和第二延遲信號'MA0<2>，，并且在每次啟用已接收信號的其中之一時產生脈沖。例如通過將N0R門與反相器
串聯可形成該邏輯元件，其中該邏輯元件的輸出脈沖為管道鎖存控制信號'PIN，，如圖4內所示。
雖然未顯示，不過信號分離單元319包^H"數器.在此配置內，每次從第二5li^單元317輸出脈沖時就IMti十數操作.計數值用來當成第一和笫二管道鎖存控制信號'PIN1，、 'PIN2，.
圖5為顯示根據本發(fā)明其它實施例的讀取操作控制電路配置的圖。
在如圖5內所示根據本發(fā)明具體實施例的讀取操作的控制電路內，與圖2內所示讀取操作的控制電路不同，第二延遲單元321使用感測啟用信號'I0STB，和時鐘'CLK，來分別產生笫一管道鎖存控制信號'PIN1，和笫二管道鎖存控制信號'PIN2，。針對此搮作，第二延遲單元321如圖3內所示來配置。
也tfcA，第二延遲單元321也可包括第一延遲器，通過將感測啟用信號'I0STB'延遲預定時間來輸出第一管道鎖存控制信號'PIN1';鎖存部件，用于將感測啟用信號'I0STB，移位來與時鐘'CLK，同步；以及第二延遲器，通過將該鎖存部件的輸出信號延遲預定時間來輸出笫二管道鎖存控制信號'PIN2'。
在此電路配置中，輸入至笫一延遲單元315的時鐘'CLK，以及輸入至第二延遲單元321的時鐘'CLK'應該受控制，使得它們不具有時間差。
在此具體實施例內，當數據傳輸至多路復用器311時以及當多路復用器311內儲存的數據傳輸至管道鎖存部件313時，使用以相同方式產生的延遲信號，即每一延遲單元都使用相同信號輸入以及相同電路配置.因此，數據傳輸至多路復用器311的時間點與管道鎖存部件313儲存數據的時間點不重疊。
雖然上面已經說明特定實施例，不過應當理解，所說明的具體實施例僅為范例。因此，此處說明的裝置與方法不應受限于所說明的具體實施例.而是，此處說明的裝置與方法應該只受限于與上述說明和附困結合時的所附權利要求.
ii
權利要求
1.一種用于SERDES(串行器與解串器)型半導體存儲設備的讀取操作的控制電路，包括第一延遲單元，其配置成根據接收的感測啟用信號‘IOSTB’來產生并輸出第一延遲信號至第一全域輸入/輸出線驅動器，以及根據所述接收的感測啟用信號來產生并輸出第二延遲信號至第二全域輸入/輸出線驅動器，第一延遲單元通過與由第一延遲單元接收的時鐘同步地延遲該感測啟用信號來產生第二延遲信號；以及第二延遲單元，其配置成響應于第一延遲信號與第二延遲信號而產生管道鎖存控制信號。
2. 如權利要求l的讀取操作的控制電路，其中第一延遲單元包括第一延遲器，其配置成通過將感測啟用信號'I0STB'延遲預定時間 來輸出第一延遲信號；鎖存部件，其配置成將感測啟用信號移位來與所述時鐘同步；以及第二延遲器，其配置成通過把鎖存部件的輸出信號延遲預定時間來輸 出第二延遲信號。
3. 如權利要求2的讀取操作的控制電路，其中該鎖存部件為配置成 響應于時鐘而延遲感測啟用信號的觸發(fā)器。
4. 如權利要求2的讀^L操作的控制電路，其中第一延遲器與第二延 遲器的延遲量相同。
5. 如權利要求1的讀取操作的控制電路，其中第二延遲單元包括邏 輯元件，所述邏輯元件配置成當第一延遲信號與第二延遲信號都輸入笫二 延遲單元內時并且當輸入的信號中的一個被啟用時輸出脈沖。
6. 如權利要求1的讀取搮作的控制電路，進一步包括信號分離單元， 所述信號分離單元配置成根據從笫二延遲單元輸出并且在信號分離單元 處接收的管道鎖存控制信號來輸出第一管道鎖存控制信號以及笫二管道 鎖存控制信號。
7. 如權利要求6的讀取搮作的控制電路，其中信號分離單元包括計 數器，所述計數器配置成接收來自第二延遲單元的管道鎖存控制信號以及 計數并輸出來自笫二延遲單元的管道鎖存控制信號的脈沖數量。
8. —種用于SERDES (串行器與解串器)型半導體存^lti殳備的讀取操 作的控制電路，包括；第一延遲單元，其配置成根據接收的感測啟用信號'I0STB，來產生 并輸出第一延遲信號至第一全域輸入/輸出線驅動器，以及根據所述接收 的感測啟用信號，通過與由第一延遲單元所接收的時鐘同步M遲該感測 啟用信號，來產生并輸出第二延遲信號至第二全域輸入/輸出線驅動器； 以及第二延遲單元，其配置成通過接收感測啟用信號'I0STB，來產生第 三延遲信號并將該第三延遲信號當成第一管道鎖存控制信號來輸出，以及 通過與所述時鐘同步地延遲接收的感測啟用信號來產生第四延遲信號并 將該第四延遲信號當成第二管道鎖存控制信號來輸出。
9. 如權利要求8的讀取操作的控制電路，其中第一延遲單元包括笫一延遲器，其配置成通過將感測啟用信號'I0STB，延遲預定時間 來輸出第一延遲信號；鎖存部件，其配置成將感測啟用信號移位來與所述時鐘同步；以及第二延遲器，其配置成通過將鎖存部件的輸出信號延遲預定時間來輸 出第二延遲信號。
10. 如權利要求9的讀取搮作的控制電路，其中所述鎖存部件為配置 成響應于所述時鐘而延遲感測啟用信號的觸發(fā)器.
11. 如權利要求9的讀取操作的控制電路，其中第一延遲器與第二延 遲器的延遲量相同。
12. 如權利要求8的讀取操作的控制電路，其中第二延遲單元包括笫一延遲器，其配置成通過將感測啟用信號'I0STB，延遲預定時間 來輸出第三延遲信號；鎖存部件，其配置成將感測啟用信號移位來與所述時鐘同步；以及第二延遲器，其配置成通過將鎖存部件的輸出信號延遲預定時間來輸 出第四延遲信號。
13. 如權利要求12的讀取操作的控制電路，其中所述鎖存部件為配 置成響應于所述時鐘而延遲感測啟用信號的觸發(fā)器。
14. 如權利要求12的讀取搮作的控制電路，其中第一延遲器與第二 延遲器的延遲量相同。
15. —種用于SERDES (串行器與解串器)型半導M^i殳備的讀取操 作的控制電路，包括；笫一延遲單元，其輸出笫一延遲信號至第一線驅動器，并且輸出與時 鐘同步的第二延遲信號至第二線驅動器；以及第二延遲單元，其響應于第一延遲信號與第二延遲信號而輸出控制信號。
16. —種用于犯RDES (串行器與解串器)型半導^^MH^i史備的讀取操 作的控制電路，包括；笫一延遲單元，其輸出第一延遲信號至第一線驅動器，并且輸出與時 鐘同步的笫二延遲信號至第二線驅動器；以及笫二延遲單元，其把第三延遲信號當成第一控制信號來輸出，并且把 與所述時鐘同步的第四延遲信號當成第1制信號來輸出。
全文摘要
本發(fā)明公開一種用于SERDES(串行器與解串器，SERializer and DESeriallizer)型半導體存儲設備的讀取操作的控制電路，其包括第一延遲單元，該第一延遲單元配置成通過接收感測啟用信號‘IOSTB’來產生并輸出第一延遲信號至第一全域輸入/輸出線驅動器，以及通過接收該感測啟用信號來產生并輸出第二延遲信號至第二全域輸入/輸出線驅動器。該第一延遲單元通過與時鐘同步地延遲該感測啟用信號來產生第二延遲信號。半導體存儲設備也包括第二延遲單元，其配置成響應于第一延遲信號與第二延遲信號而產生管道鎖存控制信號。
文檔編號G11C7/00GK101645294SQ20091016123
公開日2010年2月10日 申請日期2009年7月24日 優(yōu)先權日2008年8月8日
發(fā)明者金嶡東 申請人:海力士半導體有限公司