專利名稱：包含反熔絲寫電壓生成電路的半導(dǎo)體存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含反熔絲寫電壓生成電路的半導(dǎo)體存儲(chǔ)器裝置，更具體 地說，涉及其中反熔絲寫電壓生成電路的電路規(guī)模被減小的半導(dǎo)體存儲(chǔ)器 裝置。
背景技術(shù)：
在大容量半導(dǎo)體存儲(chǔ)器，特別是DRAM中，冗余存儲(chǔ)器用于提高產(chǎn) 率，并且出現(xiàn)缺陷位的列或字被冗余存儲(chǔ)器替代。此外，在半導(dǎo)體存儲(chǔ)器 中，在存儲(chǔ)器內(nèi)部生成的高電位的內(nèi)部電源的電平被精細(xì)地調(diào)整，或者輸 出晶體管的阻抗被精細(xì)地調(diào)整。通過將指示哪些缺陷位將被替代的地址信 息寫入ROM中來執(zhí)行利用冗余存儲(chǔ)器的替代，以及通過將精細(xì)調(diào)整信息 寫入ROM中來執(zhí)行電平或者阻抗的精細(xì)調(diào)整。
烙絲ROM已經(jīng)被廣泛用于在制造過程的最后階段進(jìn)行寫信息的ROM 中。例如，在日本專利申請?jiān)缙诠_No. 07-287922、日本專利申請?jiān)缙诠?開No. 2004-13930中對(duì)此進(jìn)行了描述。換句話說，通過使用激光照射熔絲 元件以及燒斷和切斷熔絲元件來寫入必要信息。
這樣的熔絲元件ROM具有下述的局限性。這樣，需要大規(guī)模的激光 照射裝置，而且僅可在晶片階段執(zhí)行熔絲的熔斷。
因此，近來提出了反熔絲元件ROM,以替代熔絲ROM。反熔絲具有
與電容器基本等同的結(jié)構(gòu)。在非寫狀態(tài)中，反熔絲的兩個(gè)端子是開路的， 并且，如果執(zhí)行寫操作，則電容器的介電層被短路，并且這兩個(gè)端子處于 短路狀態(tài)。與熔絲的情形相比，通過使用反熔絲可以減小表面面積，使得 大的激光照射裝置變得不再必要，可以通過內(nèi)部生成的高電壓來進(jìn)行寫操 作，因此可以在組裝過程之后進(jìn)行寫操作，并且可以提高產(chǎn)量。例如，在 日本專利申請?jiān)缙诠_No. 11-328991中描述了使用這樣的反熔絲的存儲(chǔ)
器裝置。

發(fā)明內(nèi)容
反熔絲寫操作要求使用相對(duì)高的電壓。因此，在存儲(chǔ)器裝置內(nèi)部必須 配置有用于反熔絲寫操作的高電壓生成電路。因?yàn)橛糜趯懖僮鞯谋匾妷?高于從外部提供的外部電壓的電平，所以高電壓生成電路通過由振蕩器生 成的時(shí)鐘來驅(qū)動(dòng)泵浦電路，并通過對(duì)外部電源升壓來生成高電壓。
然而，因?yàn)榉慈劢z寫電壓大大高于外部電源，所以必須增加泵浦電路 的規(guī)模，從集成的角度來看，這是一個(gè)缺點(diǎn)。而且，該反熔絲寫電壓在制 造過程中是必要的，但在通常操作中卻是不必要的。因此，不希望增大寫 電壓生成電路的電路規(guī)模。
因此，本發(fā)明的一個(gè)目的是提供一種其中反熔絲寫電壓生成電路的電 路規(guī)模被減小的半導(dǎo)體存儲(chǔ)器裝置。
此外，本發(fā)明的另一 目的是提供一種其中由高電壓生成電路生成的用 于反熔絲寫操作的電壓被穩(wěn)定的半導(dǎo)體存儲(chǔ)器裝置。
本發(fā)明的另一目的是提供一種其中縮短了用于反熔絲寫操作的高電壓 生成電路的升壓時(shí)間，并避免了與之相關(guān)的對(duì)內(nèi)部存儲(chǔ)器的影響的半導(dǎo)體 存儲(chǔ)器裝置。
為了達(dá)到上述目的，根據(jù)本發(fā)明的第一方面，提供了一種半導(dǎo)體存儲(chǔ) 器裝置，該裝置具有第一內(nèi)部電源生成電路，用于對(duì)外部電源電壓升
壓，以生成第一內(nèi)部電源；被提供了第一內(nèi)部電源的存儲(chǔ)器核心；反熔絲 存儲(chǔ)器，預(yù)定信息被寫入其中；以及寫電壓生成電路，用于對(duì)第一內(nèi)部電 源升壓，以生成反熔絲寫電壓。
具有這樣的配置，寫電壓生成電路使用了比用在存儲(chǔ)器核心中以生成 較高的寫電壓的外部電源更高的第一內(nèi)部電源。因此，可以減小寫電壓生 成電路的電路規(guī)模。多種類型的信息，例如，將被冗余單元替代的缺陷單 元的信息、內(nèi)部電源生成電路的電平調(diào)整的信息，以及輸出電路的阻抗調(diào) 整的信息，被存儲(chǔ)在反熔絲存儲(chǔ)器中。關(guān)于這些種類的信息，不僅在晶片 檢測的過程中，而且在組裝之后的封裝檢測過程中，執(zhí)行用于缺陷單元修
補(bǔ)的缺陷單元信息的寫操作。在第一方面的上述配置的優(yōu)選實(shí)施例中，當(dāng)存儲(chǔ)器處于待機(jī)狀態(tài)時(shí)， 第一內(nèi)部電源生成電路被控制成慢速模式，在該慢速模式中，使得將被升 壓的第一內(nèi)部電源電平跟隨所希望的電平的響應(yīng)操作的速度被降低，當(dāng)存 儲(chǔ)器處于激活狀態(tài)時(shí)，第一內(nèi)部電源生成電路被控制成快速模式，在該快 速模式中，響應(yīng)操作的速度被增加，并且第一內(nèi)部電源電平被穩(wěn)定到所希 望的電平，并且在反熔絲寫入期間，第一內(nèi)部電源生成電路被強(qiáng)制地控制 成快速模式。結(jié)果，在反熔絲寫入期間中，第一內(nèi)部電源電平被穩(wěn)定，通 過對(duì)第一內(nèi)部電源電平升壓而生成的寫電壓也被穩(wěn)定，并反熔絲寫入的可 靠性增加。在第一方面的上述配置的另一優(yōu)選實(shí)施例中，當(dāng)存儲(chǔ)器處于激活狀態(tài)時(shí)，控制第一內(nèi)部電源生成電路，以使得將第一內(nèi)部電源升壓到第一電位，并且在反熔絲寫入期間，將第一內(nèi)部電源升壓到比第一電位高的第二電位。結(jié)果，升壓操作中作為源電壓的第一內(nèi)部電源被設(shè)置得高于通常操作。因此，可以在短的時(shí)間間隔內(nèi)將寫電壓生成電路的電壓升壓到寫電壓，并且可以減小電路的規(guī)模。在其中第一內(nèi)部電源被用于核心中的字線驅(qū)動(dòng)電源，并配置有當(dāng)電力接通時(shí)以預(yù)定周期執(zhí)行刷新操作的自刷新控制電路的存儲(chǔ)器裝置中，執(zhí)行 控制，以使得在反熔絲寫入期間禁止自刷新控制電路的操作。即使第一內(nèi) 部電源被升壓到較高的第二電位，也可以通過禁止自刷新控制電路的操 作，來防止諸如在第二電位處驅(qū)動(dòng)字線以及單元晶體管擊穿的負(fù)效用。在第一方面的上述配置的另一優(yōu)選實(shí)施例中，高電壓外部端子被提供 用于施加用于反熔絲寫操作的高電壓，并且在晶片檢測中，寫電壓生成電 路的輸出被設(shè)置成高阻抗?fàn)顟B(tài)，從高電壓外部端子施加用于寫操作的高電 壓，并執(zhí)行反熔絲寫操作，并且在組裝之后的封裝檢測中，施加由寫電壓 生成電路生成的用于寫操作的高電壓，并執(zhí)行反熔絲寫操作。為了達(dá)到上述目的，根據(jù)本發(fā)明的第二方面，提供了一種外部電源電 被壓施加到其上的半導(dǎo)體存儲(chǔ)器裝置，具有第一內(nèi)部電源生成電路，用 于對(duì)外部電源電壓升壓，以生成第一內(nèi)部電源；存儲(chǔ)器核心，第一內(nèi)部電
源被施加到其上；反熔絲存儲(chǔ)器，預(yù)定信息被寫入其中；以及寫電壓生成 電路，用于對(duì)第一內(nèi)部電源升壓，以生成反熔絲寫電壓，其中，通過施加 所述反熔絲寫電壓來執(zhí)行反熔絲存儲(chǔ)器的反熔絲的寫操作。為了達(dá)到上述目的，根據(jù)本發(fā)明的第三方面，提供了一種外部電源電 壓被施加到其上的半導(dǎo)體存儲(chǔ)器裝置，該裝置具有第一內(nèi)部電源生成電 路，用于對(duì)將外部電源電壓升壓，以生成第一內(nèi)部電源；第二內(nèi)部電源生 成電路，其生成低于來自外部電源電壓的第一內(nèi)部電源的第二內(nèi)部電源； 存儲(chǔ)器核心，具有存儲(chǔ)器陣列，其中，字線由第一內(nèi)部電源驅(qū)動(dòng)并且第二 內(nèi)部電源被連接到存儲(chǔ)單元的電容器上；反熔絲存儲(chǔ)器，在其中寫入位于 存儲(chǔ)器陣列中的缺陷位修正信息；以及寫電壓生成電路，用于對(duì)第一內(nèi)部電源升壓，以生成反熔絲寫電壓，其中，通過施加反熔絲寫電壓來執(zhí)行反 熔絲存儲(chǔ)器的反熔絲的寫操作。本發(fā)明使得能夠減小在寫入反熔絲存儲(chǔ)器的過程中生成將被施加的電 壓的寫電壓生成電路的電路規(guī)模。


圖1是當(dāng)前實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)圖。圖2示出了當(dāng)前實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置中的內(nèi)部電源。圖3A 3B示出了存儲(chǔ)器核心電路和其操作波形。圖4是當(dāng)前實(shí)施例的反熔絲存儲(chǔ)器寫控制電路的操作流程圖。圖5是反熔絲寫電壓生成電路的結(jié)構(gòu)圖。圖6是Vrr控制電路的電路圖。圖7是反熔絲存儲(chǔ)器電路的電路圖。圖8是第一內(nèi)部電源生成電路的電路圖。圖9是第一內(nèi)部電源生成電路的電路圖。圖10示出了內(nèi)部電源生成電路22的上升電壓Vpp的波形。圖11A 11B是示出了當(dāng)前實(shí)施例中禁止刷新操作的結(jié)構(gòu)圖。圖12示出了內(nèi)部電源生成電路22的上升電壓Vpp的波形。圖13是當(dāng)前實(shí)施例中晶片檢測和封裝檢測間的關(guān)系的流程圖。
具體實(shí)施方式
下面將參考附圖描述本發(fā)明的實(shí)施例。然而，本發(fā)明的技術(shù)范圍并不 限于這些實(shí)施例，并且包括權(quán)利要求和其等同物所描述的內(nèi)容。圖l是當(dāng)前實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)圖。在存儲(chǔ)器核心10的內(nèi)部，配置有具有普通存儲(chǔ)單元MC的普通存儲(chǔ)單元陣列12、具有冗余存 儲(chǔ)單元RMC的冗余存儲(chǔ)單元陣列13、行譯碼器14、驅(qū)動(dòng)由行譯碼器選擇 的字線WL的字線驅(qū)動(dòng)電路16、對(duì)位線BL進(jìn)行預(yù)充電并檢測讀電平的預(yù) 充電讀出放大電路18，以及選擇位線并執(zhí)行數(shù)據(jù)輸入/輸出的列選擇一輸 入/輸出電路20。輸入輸出電路20被連接到數(shù)據(jù)輸入輸出端DQ。此外， 存儲(chǔ)單元陣列12、 13具有多個(gè)字線WL和多個(gè)位線BL，并且由一個(gè)晶體 管和一個(gè)電容器組成的存儲(chǔ)單元MC、 RMC被提供在字線和位線的交叉部 分。此外，為了操作存儲(chǔ)器核心10，存儲(chǔ)器裝置還具有通過對(duì)外部電源電 壓Vdd升壓來生成第一內(nèi)部電源Vpp的第一內(nèi)部電源生成電路22，以及 從外部電源Vdd生成穩(wěn)定的第二內(nèi)部電源Vii的第二內(nèi)部電源生成電路 24。如下所述，如果一個(gè)字線WL被選擇，則它被第一內(nèi)部電源Vpp驅(qū) 動(dòng)。此外，存儲(chǔ)單元的電容器的相對(duì)的電極被連接到第二內(nèi)部電源Vii的 中間電位Vii/2。預(yù)充電電路18將位線BL預(yù)充電到Vii/2電平。存儲(chǔ)器核心控制電路26控制存儲(chǔ)器核心10的諸如讀和寫之類的操 作。此外，自刷新控制電路28響應(yīng)于由振蕩器30生成的具有預(yù)定周期的 觸發(fā)信號(hào)，經(jīng)由存儲(chǔ)器核心控制電路26，順序地控制包括字線驅(qū)動(dòng)、讀出 放大器激活、以及重寫的刷新操作。通常，當(dāng)外部電源Vdd被啟動(dòng)時(shí)，自 刷新啟動(dòng)信號(hào)SRen采用激活電平，并啟動(dòng)振蕩器30，并且刷新操作按照 預(yù)定周期重復(fù)。圖2示出了當(dāng)前實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置中的內(nèi)部電源。在圖中， 橫坐標(biāo)標(biāo)示時(shí)間，縱坐標(biāo)標(biāo)示電壓。當(dāng)電源被啟動(dòng)時(shí)，外部電源Vdd隨著 時(shí)間上升。圖1中所示的第一內(nèi)部電源生成電路22對(duì)外部電源Vdd升 壓，并生成第一內(nèi)部電源Vpp，并且第二內(nèi)部電源生成電路24從外部電 源Vdd生成內(nèi)部電源Vii。虛線之間的范圍25是標(biāo)準(zhǔn)所允許的外部電源 Vdd，并且第一和第二內(nèi)部電源Vpp、 Vii的電位必須恒定在該范圍內(nèi)。圖3A 3B示出存儲(chǔ)器核心電路以及其操作波形。結(jié)合圖3B中所示的 操作波形來說明存儲(chǔ)器的操作。首先，預(yù)充電電路PRE將位線BL、 /BL 預(yù)充電到預(yù)充電電平Vii/2。在此預(yù)充電狀態(tài)中，字驅(qū)動(dòng)器16驅(qū)動(dòng)字線 WL，以將其升壓到第一內(nèi)部電源Vpp。結(jié)果，導(dǎo)致存儲(chǔ)單元MC的晶體 管導(dǎo)通，并且電容器的電荷流出到位線BL。該圖示出了 H電平被存儲(chǔ)在 存儲(chǔ)單元MC中的狀態(tài)；通過存儲(chǔ)單元晶體管的導(dǎo)通狀態(tài)，位線BL的電 位被輕微增加。因此，如果讀出放大器SA被激活，則H側(cè)的位線BL被 驅(qū)動(dòng)到第二內(nèi)部電源Vii，參考側(cè)的位線/BL被拉低到地電位Vss。此外， 通過再次將字線WL降低到地電位Vss，位線BL的H電平狀態(tài)被存儲(chǔ)到 單元MC的電容器中。這樣，為了將被寫入存儲(chǔ)單元MC的電容器中的H側(cè)的寫電平設(shè)置成 內(nèi)部電源Vii，并為了在讀過程中將寫電平Vii充分輸出到位線BL，字線 WL被驅(qū)動(dòng)到第一內(nèi)部電源Vpp的高電電平。換句話說，驅(qū)動(dòng)字線的第一 內(nèi)部電源Vpp被設(shè)置得高于作為單元內(nèi)的電源的第二內(nèi)部電源Vii。返回圖1，在當(dāng)前的實(shí)施例中，半導(dǎo)體存儲(chǔ)器具有有多個(gè)反熔絲的反 熔絲存儲(chǔ)器電路40。要通過使用冗余存儲(chǔ)單元來修正的有缺陷存儲(chǔ)單元的 地址信息被寫入到反熔絲存儲(chǔ)器電路40中。另外，用于精細(xì)調(diào)整由內(nèi)部 電源生成電路22、 24生成的內(nèi)部電源電平的設(shè)置信息，以及用于精細(xì)調(diào) 整輸入/輸出電路20的阻抗的設(shè)置信息，也可以存儲(chǔ)到反熔絲存儲(chǔ)器電路 40中。反熔絲基本上具有兩個(gè)端子處于開路狀態(tài)的電容器結(jié)構(gòu)，但是，當(dāng)在 兩個(gè)端子之間施加高電壓時(shí)，電容器的介電層被擊穿，從而兩個(gè)端子被短 路。由內(nèi)部寫電壓生成電路44生成被施加用于使反熔絲短路的寫電壓 Vrr。寫電壓Vrr必須具有例如從幾伏特到大約十伏特和十幾伏特的電位。 因此，由寫電壓生成電路44生成的反熔絲寫電壓Vrr具有比第一內(nèi)部電源 Vpp更高的電位。此外，在當(dāng)前實(shí)施例中，除了用于施加外部電源Vdd的電源端子21 之外，提供了用于施加外部寫電壓EVrr的外部端子45，并且在晶片檢測
中，可以從外部端子45施加外部寫電壓EVrr。
在當(dāng)前實(shí)施例中，反熔絲寫電壓生成電路44對(duì)經(jīng)升壓的第一內(nèi)部電位 Vpp升壓，以生成比該第一內(nèi)部電源Vpp高的反熔絲寫電壓Vrr。第一內(nèi) 部電源Vpp由對(duì)外部電源Vdd升壓的第一內(nèi)部電源生成電路22生成。因 此，因?yàn)閷戨妷荷呻娐?4通過對(duì)比外部電源Vdd高的第一內(nèi)部電源 Vpp升壓，而不是對(duì)外部電源Vdd升壓，來生成寫電壓Vrr，因此可以減 少用于升壓的被結(jié)合的泵浦電路的升壓電容器的數(shù)量和容量，并且可以減 小電路規(guī)模。因此，在當(dāng)前實(shí)施例中，第一內(nèi)部電源生成電路22通過對(duì)外部電源 Vdd升壓來生成第一內(nèi)部電壓Vpp，并且寫電壓生成電路44通過對(duì)第一內(nèi) 部電壓Vpp升壓來生成反熔絲寫電壓Vrr。
此外，存儲(chǔ)器裝置還具有反熔絲存儲(chǔ)器寫控制電路42，當(dāng)對(duì)反熔絲存 儲(chǔ)器執(zhí)行寫入時(shí)，反熔絲存儲(chǔ)器寫控制電路42激活反熔絲寫電壓生成電 路44，并將第一內(nèi)部電源生成電路22控制到特定的操作模式。如果具有 預(yù)定電平的反熔絲寫模式信號(hào)AFMe被施加到用于寫操作的外部端子41， 則反熔絲存儲(chǔ)器控制電路42被激活。作為響應(yīng)，反熔絲寫存儲(chǔ)器控制電 路42將Vpp內(nèi)部電源生成電路22設(shè)置到特定模式，激活并對(duì)反熔絲寫電 壓生成電路44賦能。第一特定模式是由快速模式信號(hào)VppA控制的Vpp 內(nèi)部電源生成電路22的快速模式。第二特定模式是其中內(nèi)部電源Vpp被 提高到存儲(chǔ)器通常操作期間的電壓之上的模式；該模式由高電壓模式信號(hào) VppH控制。此外，當(dāng)Vpp內(nèi)部電源生成電路22被設(shè)置成特定模式并且內(nèi) 部電源Vpp變得較高時(shí)，為了防止字線WL被這樣高的內(nèi)部電源Vpp驅(qū) 動(dòng)，并為了防止存儲(chǔ)器單元晶體管的擊穿，反熔絲存儲(chǔ)器寫控制電路42 輸出停止自刷新操作的自刷新停止信號(hào)SRdis。結(jié)果，禁止了自刷新操 作，并且禁止了由字驅(qū)動(dòng)器驅(qū)動(dòng)字線WL的操作。此外，反熔絲寫電壓生成電路44被控制，以通過來自反熔絲存儲(chǔ)器寫 控制電路42的反熔絲模式信號(hào)AFMi來啟動(dòng)升壓操作。響應(yīng)于反熔絲模式 信號(hào)AFMi，寫電壓生成電路44將輸出Vrr控制到反熔絲讀電平Vpp、地 電平，以及高電感狀態(tài)。
響應(yīng)于選擇信號(hào)AFsel，寫電壓Vrr被施加到反熔絲存儲(chǔ)器電路40， 并且對(duì)所選擇的反熔絲執(zhí)行寫操作。寫入的數(shù)據(jù)WData被提供給列選擇電 路20，并用于轉(zhuǎn)變與冗余存儲(chǔ)單元相關(guān)的信息。或者，寫入的數(shù)據(jù)也可以 被用作用于內(nèi)部電源生成電路22、 24的電位電平調(diào)整的設(shè)置信息，或者 用于寫電壓生成電路44的電位電平調(diào)整的設(shè)置信息(該配置未在圖中示 出)。圖4是說明當(dāng)前實(shí)施例中反熔絲存儲(chǔ)器寫控制電路的操作的流程圖。 如果外部反熔絲模式信號(hào)AFMe被施加到外部端子41 ，則反熔絲存儲(chǔ)器寫 控制電路42啟動(dòng)反熔絲寫操作。首先，從外部檢測裝置提取將被寫入反 熔絲存儲(chǔ)器中的寫信息(Sl)。然后，在寫電壓生成電路44的升壓操作 被啟動(dòng)(S5)之前，執(zhí)行包括在虛線框中的步驟S2、 S3和S4。首先，寫控制電路42將激活模式信號(hào)VppA提供到Vpp內(nèi)部電源生 成電路，并將Vpp內(nèi)部電源Vpp生成電路22控制成激活模式，即，快速 模式。當(dāng)存儲(chǔ)器處于激活狀態(tài)時(shí)，Vpp內(nèi)部電源生成電路22被控制成激 活模式，并且在具有快速響應(yīng)特性的模式中操作。具有快速響應(yīng)特性的模 式是這樣的模式其中，如果被升壓的內(nèi)部電源Vpp跟隨存儲(chǔ)器核心的操 作而降低，則電路對(duì)該降低作出迅速響應(yīng)，并且執(zhí)行內(nèi)部電源Vpp的升壓 操作，從而阻止其下降。相反，當(dāng)電源Vpp在升壓操作之后上升，則電路 對(duì)該上升增加作出迅速響應(yīng)，并且停止該電源Vpp的升壓操作，從而阻止 該電源增加到必要的電平之上。另一方面，當(dāng)存儲(chǔ)器處于待機(jī)模式時(shí)， Vpp內(nèi)部電源生成電路22被控制成非激活模式，并且在具有慢速響應(yīng)特性 的模式中操作。結(jié)果，可以減少功耗。此外，因?yàn)榉慈劢z寫操作是在檢測階段執(zhí)行的，所以，存儲(chǔ)器處于待 機(jī)模式。然而，因?yàn)閷戨妷篤pp是從升壓內(nèi)部電源Vpp生成的，所以為了 將寫電壓Vrr保持到充分的電平以及阻止寫操作中出現(xiàn)錯(cuò)誤，Vpp內(nèi)部電 源生成電路22被控制成激活模式，§卩，在反熔絲寫操作期間以高速執(zhí)行 響應(yīng)操作的快速模式。然后，反熔絲寫控制電路42輸出自刷新停止信號(hào)SRdis，并將自刷新 操作強(qiáng)制設(shè)置成停止模式(S3)。換句話說，在反熔絲寫操作期間，外部
電源Vdd被激活，但是，如果在存儲(chǔ)器裝置中啟動(dòng)外部電源Vdd，則自刷新使能信號(hào)SRen自動(dòng)采用使能狀態(tài)。同時(shí)，振蕩器30開始振蕩，對(duì)于每 個(gè)固定周期，觸發(fā)信號(hào)被輸出，并且自刷新控制電路28執(zhí)行自刷新操 作。因此，在當(dāng)前實(shí)施例中，寫控制電路42被強(qiáng)制設(shè)置成停止模式，以 使得不執(zhí)行該自刷新操作。停止信號(hào)也可以被施加到自刷新控制電路28。此外，寫控制電路42利用高電壓模式信號(hào)VppH，將Vpp內(nèi)部電源生 成電路22的Vpp電平設(shè)置得高于通常情況(S4)。根據(jù)高電壓模式信號(hào) VppH， Vpp內(nèi)部電源生成電路22的Vpp電平被精細(xì)調(diào)整，并被增加到通 常電平之上。通過增加Vpp電平，可以減小經(jīng)升壓的由寫電壓生成電路 44生成的電壓的寬度，并且可以減小電路規(guī)?；蛘呖s短用于升壓的時(shí)間。 內(nèi)部電源Vpp被提供到存儲(chǔ)器核心10，并用作字線WL的驅(qū)動(dòng)電源。因 此，內(nèi)部電源Vpp的高電壓被施加到存儲(chǔ)單元晶體管的柵極電極上。然 而，因?yàn)樽运⑿虏僮魍Ｖ?，所以字線沒有在存儲(chǔ)器核心內(nèi)部被驅(qū)動(dòng)，并且 可以消除被增加的Vpp電平對(duì)存儲(chǔ)器核心的影響。最后，寫控制電路42通過反熔絲模式信號(hào)AFMi，控制寫電壓生成電 路的升壓操作的啟動(dòng)(S5)。結(jié)果，寫電壓生成電路44將升壓內(nèi)部電源 Vpp升壓到更高，并且生成寫電壓Vrr。然后寫入反熔絲存儲(chǔ)器的操作被 執(zhí)行(S6)。通過施加經(jīng)升壓的寫電壓Vrr，執(zhí)行對(duì)在反熔絲存儲(chǔ)器40中 所選擇的反熔絲的寫操作。該寫操作包括利用寫電壓Vrr的寫操作以及檢 查被寫的數(shù)據(jù)的讀操作。如上所述，因?yàn)閂pp內(nèi)部電源生成電路22已經(jīng)被設(shè)置成快速響應(yīng)模 式，所以Vpp被維持在穩(wěn)定的電平。此外，因?yàn)閂pp已經(jīng)被設(shè)置成高于通 常的電平，所以有助于寫電壓生成電路44的升壓操作。此外，即使Vpp 電平被設(shè)置得高于通常情況，因?yàn)樵谧鞒龃嗽O(shè)置之前停止了自刷新操作， 所以防止了存儲(chǔ)單元晶體管由于通過字線的高Vpp而擊穿。下面將更加詳細(xì)地描述反熔絲寫電壓生成電路44，反熔絲存儲(chǔ)器電路 40，以及Vpp內(nèi)部電源生成電路22。圖5是反熔絲寫電壓生成電路的結(jié)構(gòu)圖。反熔絲寫電壓生成電路44具 有Vrr升壓電路440、 Vrr電壓控制電路450、以及Vrrh生成電路452。Vrr升壓電路440具有由運(yùn)算放大器442、反饋電阻器Ra和可調(diào)電阻器Rb 組成的限幅器電路(limiter circuit) 441，響應(yīng)于來自運(yùn)算放大器442的使 能信號(hào)EN而振蕩的振蕩電路444，從由振蕩電路444生成的時(shí)鐘生成四 相時(shí)鐘并將時(shí)鐘的電平從電源Vdd的電平轉(zhuǎn)換成升壓電源Vpp的電平的四 相時(shí)鐘生成電路446，以及通過四相時(shí)鐘CLK升壓的升壓泵浦電路448。 升壓內(nèi)部電源Vpp被提供到升壓泵浦電路448，并且通過高達(dá)反熔絲寫電 壓電平的Vpp電平的四相時(shí)鐘CLK來執(zhí)行升壓操作。如下述圖8中所 示，升壓泵浦電路448是由二極管和電容器組成的通常的泵浦電路。然 而，因?yàn)閺纳龎簝?nèi)部電源Vpp執(zhí)行升壓，所以可以減少電容器的數(shù)量和容 量，并減小電路規(guī)模。在限幅器電路441中，經(jīng)升壓的寫電壓Vrr經(jīng)由電阻器Ra通過反饋被 返回，并且節(jié)點(diǎn)N1的電平被輸入到運(yùn)算放大器442中，其中在節(jié)點(diǎn)N1處 寫電壓被電阻器Ra和Rb分壓。預(yù)定的參考電壓Vref被輸入運(yùn)算放大器 442的另一個(gè)輸入端中。通過運(yùn)算放大器442的操作來控制節(jié)點(diǎn)Nl的電 位，以使得其與參考電壓Vref相匹配。換句話說，如果節(jié)點(diǎn)Nl的電位變 得低于參考電壓Vref，則使能信號(hào)EN采用H電平，并且振蕩電路444的 振蕩操作被啟動(dòng)。結(jié)果，啟動(dòng)了升壓泵浦電路448的升壓操作。如果寫電 壓Vrr因此升高，則節(jié)點(diǎn)Nl的電位也升高，并且如果該電位超過參考電 壓Vref，則使能信號(hào)EN采用L電平，并且停止振蕩電路444的振蕩操 作。在檢測過程中，通過調(diào)節(jié)信號(hào)TEST，可調(diào)電阻器Rb被調(diào)節(jié)到希望的 值，從而生成的寫電壓Vrr的電平被監(jiān)視，并且采用最佳電平的調(diào)節(jié)信號(hào) 被寫入反熔絲存儲(chǔ)器電路443中。 一旦調(diào)節(jié)結(jié)束，電阻器Rb的電阻值通 過來自反熔絲存儲(chǔ)器電路443的調(diào)節(jié)信號(hào)被設(shè)置。在寫電壓生成電路44中，Vrr升壓電路440使得輸出電壓Vrr達(dá)到增 加的寫電壓電平，并且Vrr控制電路450首先將輸出電壓Vrr控制到用于 讀反熔絲存器的電壓Vpp，其次，在與反熔絲寫操作時(shí)間間隔不同的一個(gè) 周期中，將輸出電壓Vrr控制到地，再次，將輸出電壓Vrr的端子控制到 高阻抗，從而使得在晶片檢測期間輸出了從外部端子45施加的外部反熔
絲寫電壓EVrr。 Vrr控制電路450根據(jù)反熔絲寫模式信號(hào)AFMi的狀態(tài)執(zhí) 行上述控制。此外，Vrrh生成電路450通過電阻器來對(duì)寫電壓Vrr和升壓內(nèi)部電源 Vpp之間的電壓進(jìn)行分壓，以生成其中間電壓Vrrh。在寫電壓Vrr還未被 升壓的期間，響應(yīng)于電源被導(dǎo)通時(shí)的信號(hào)Pon， Vrrh生成電路450輸出升 壓內(nèi)部電源Vpp作為中間電壓Vrrh。圖6示出了 Vrr控制電路的電路圖。Vrr控制電路450將Vrr升壓電路 440的輸出端Vrr (1)在反熔絲寫操作期間設(shè)置成經(jīng)升壓寫電壓，(2)在 反熔讀操作(確認(rèn)寫操作)期間設(shè)置成電壓Vpp-Vth， (3)在晶片檢測期 間在施加來自外部端子45的外部寫電壓Evrr時(shí)設(shè)置成高阻抗，以及(4)在存儲(chǔ)器的正常操作期間設(shè)置成地電位。由晶體管Ql、 Q2、 Q3組成的電路生成上述(4)狀態(tài)。Vrrh (Vpp<Vrrh<Vrr)電壓被施加到晶體管Ql的柵極，Vpp電壓被施加到晶 體管Q2的柵極，根據(jù)反熔絲模式信號(hào)AFMi生成的控制信號(hào)CNT1被施 加到晶體管Q3的柵極。當(dāng)控制信號(hào)CNT1位于L電平并且晶體管Q3關(guān)斷 時(shí)，如果高電壓Vrr被直接施加到晶體管Q3，則有時(shí)會(huì)導(dǎo)致晶體管Q3擊 穿。因此，電壓Vrr被晶體管Ql、 Q2分壓。如果控制信號(hào)CNT1采用H 電平，則晶體管Q3被轉(zhuǎn)換為導(dǎo)通，并且輸出端Vrr被拉低到地電位Vss。晶體管Q4的電路生成上述(2)狀態(tài)。根據(jù)反熔絲模式信號(hào)AFMi生 成控制信號(hào)CNT2，并且，當(dāng)控制信號(hào)CNT2采用H電平時(shí)，晶體管Q4 被轉(zhuǎn)換為導(dǎo)通，并且輸出端Vrr被設(shè)置成Vpp-Vth電壓。結(jié)果，對(duì)被寫的反熔絲執(zhí)行了讀操作并且寫入被確認(rèn)。當(dāng)晶體管Q3和Q4都處于關(guān)斷狀態(tài)時(shí)，Vrr升壓電路440執(zhí)行升壓操 作，從而在輸出端Vrr生成經(jīng)升壓的電壓(上述(1)狀態(tài))，并且如果 Vrr升壓電路440停止，則輸出端Vrr采用高阻抗?fàn)顟B(tài)(上述(3)狀 態(tài))。圖7是反熔絲存儲(chǔ)器電路的電路圖。在圖7中示出兩位的反熔絲 AF1、 AF2。反熔絲AF1是由連接MOS晶體管的源極和漏極端的第一端 子Nil和柵極的第二端子組成。寫電壓生成電路44的輸出端Vrr被連接
到第一端子Nll。此外，晶體管Qll、 Q12、 Q13被串聯(lián)連接在地Vss和 反熔絲AF1的柵極電極之間。Vrrh電壓被施加到晶體管Qll的柵極，Vpp 電壓被施加到晶體管Q12的柵極，選擇信號(hào)AFsd被施加到晶體管Q13的 柵極。
通過示例的方式來說明反熔絲AF1，如果寫電壓Vrr被施加到端子 Nil并且選擇信號(hào)AFsel采用H電平，以使得在寫操作期間晶體管Q13被 轉(zhuǎn)換成導(dǎo)通，則寫電壓Vrr被施加到反熔絲AF1的柵極和源極一漏極之 間，且反熔絲的柵極氧化膜被擊穿。晶體管Qll、 Q12具有分壓功能，以 使得當(dāng)選擇信號(hào)AFsd是L電平并且晶體管Q13是關(guān)斷時(shí)，高電壓Vir不 因于由具有電容器結(jié)構(gòu)的反熔絲AF1產(chǎn)生的耦合動(dòng)作而被直接施加到晶體 管Q13上。換句話說，當(dāng)晶體管Q13關(guān)斷時(shí)，在晶體管Qll的柵極和漏 極之間施加Vrr-Vrrh電壓，在晶體管Q12的柵極和漏極之間施加Vrrh-Vth-Vpp電壓，并且在晶體管Q13的柵極和漏極之間施加Vpp-Vth-Vss電 壓。因此，不會(huì)將高電壓施加那些晶體管。
在讀模式中，讀模式的電壓Vpp被施加到端子Nll，并節(jié)點(diǎn)N12的電 壓被檢查。如果寫操作已經(jīng)結(jié)束，則節(jié)點(diǎn)N12采取高電壓電平，并且如果 寫操作沒有完成，則節(jié)點(diǎn)N12采取低電壓電平。
反熔絲AF2執(zhí)行相同的操作，但是選擇信號(hào)AFsel與反熔絲AF1的選 擇信號(hào)不同。該選擇信號(hào)AFsel是與圖4的寫信息(Sl)相應(yīng)的數(shù)據(jù)信 號(hào)。圖8和圖9是第一內(nèi)部電源生成電路的電路圖。圖8是示意圖，圖9 是說明快速和慢速模式的電路圖。圖8中所示的Vpp內(nèi)部電源生成電路22 由限幅器電路221、通過位于限幅器電路中的運(yùn)算放大器222的輸出而被 操作和控制的振蕩器224，以及響應(yīng)于振蕩器的輸出時(shí)鐘CLK而執(zhí)行升壓 操作的泵浦電路228組成。通過快速模式信號(hào)VppA，運(yùn)算放大器222被 控制成快速模式或慢速模式。此外，通過高電壓模式信號(hào)VppH，位于限 幅器電路221中的電阻器R2被調(diào)節(jié)到低的電阻值，并且升壓電壓Vpp被 設(shè)置成高電平。類似于圖5中所示的寫電壓生成電路，泵浦電路228的升壓電壓Vpp
通過反饋被返回到限幅器電路221，升壓電壓Vpp被電阻器Rl、 R2分 壓，并且節(jié)點(diǎn)N2的電壓被施加到運(yùn)算放大器222的一個(gè)輸入端。參考電 壓Vref被施加到運(yùn)算放大器222的另一個(gè)輸入端。電阻器R2由多個(gè)電阻 器R21到R24組成，并且通過對(duì)晶體管Q31到Q33的選擇，可以被可變 設(shè)置。此外，Q31到Q33的晶體管中的一個(gè)通過施加到譯碼器229的兩位 設(shè)置信號(hào)的譯碼結(jié)果而被轉(zhuǎn)換成導(dǎo)通，并且電阻器R2的電阻值被設(shè)置。運(yùn)算放大器222的輸入節(jié)點(diǎn)N2進(jìn)行操作，從而與參考電壓Vref相匹 配。如果升壓電壓Vpp升高，則運(yùn)算放大器輸出的使能信號(hào)EN采用禁止 狀態(tài)(L電平)，振蕩器224被停止，并且升壓操作被停止。如果升壓電 壓Vpp用在存儲(chǔ)器核心中并且降低，則運(yùn)算放大器輸出的使能信號(hào)EN再 次采用使能狀態(tài)(H電平)，振蕩器224被激勵(lì)，并且升壓操作再次啟 動(dòng)。因此，升壓電壓在參考電壓上下波動(dòng)。如果可變設(shè)置的電阻器R2的電阻值被設(shè)置成低，則節(jié)點(diǎn)N2的分壓電 平被降低。因此，執(zhí)行控制以使得升壓電壓Vpp升高。另一方面，如果電 阻器R2的電阻值被設(shè)置成高，則節(jié)點(diǎn)N2的分壓電平升高。因此，執(zhí)行控 制以使得升壓電壓Vpp下降。三種類型的設(shè)置信號(hào)被施加到譯碼器229。第一信號(hào)是在檢測期間施 加的調(diào)節(jié)信號(hào)TEST，第二信號(hào)是來自反熔絲存儲(chǔ)器電路223的調(diào)節(jié)信號(hào) ADJ，第三信號(hào)是在反熔絲寫操作期間施加的高電壓模式信號(hào)VppH。在 檢測過程中，通過其中生成的升壓電壓Vpp采用了希望的值的第一調(diào)節(jié)信 號(hào)TEST，來檢測狀態(tài)，并且調(diào)節(jié)信號(hào)ADJ被存儲(chǔ)到存儲(chǔ)器電路223中。 然后，在通常的操作中，通過調(diào)節(jié)信號(hào)ADJ設(shè)置電阻器R2的電阻值。另 一方面，在反熔絲寫過程期間，通過高電壓模式信號(hào)VppH，電阻器R2被 設(shè)置得低于通常情形，并且升壓電壓Vpp被設(shè)置得高于通常情形。譯碼器229、晶體管Q31 Q33、以及電阻器R2 (R21-R24)的配置 都與圖5中所示的寫電壓生成電路中的配置相同。如圖8所示，配置有兩個(gè)電極D1、 D2和電容器Cb的電路是用于泵浦 電路228的基本的配置，并且外部電源Vdd的電平通過振蕩器224的輸出 時(shí)鐘被升壓。該泵浦電路的配置也可以應(yīng)用到圖5的寫電壓生成電路的泵
浦電路中。然而，在圖5的情形下，用作升壓源的電源是被升壓的第一內(nèi)部電源Vpp，而不是外部電源Vdd。圖9示出了與內(nèi)部電源生成電路22的快速模式(激活模式)和慢速模 式(非激活模式)相應(yīng)的結(jié)構(gòu)。限幅器電路221由用于慢速模式的限幅器 電路222s、 Rls、 R2s和用于快速模式的限幅器電路222f、 Rlf、 R2f組 成，并且振蕩器也由用于慢速模式的振蕩器224s和用于快速模式的振蕩器 224f組成?；诳焖倌Ｊ叫盘?hào)VppA，選擇電路220激活運(yùn)算放大器 222s、 222f中的一個(gè)，從而轉(zhuǎn)換為慢速模式或快速模式。在圖8中示出了 可調(diào)電阻器R2s、 R2f。如下所述，用于慢速模式的限幅器電路被如此配置，以使得電阻器 Rls被設(shè)置到高，對(duì)升壓電壓Vpp的改變的響應(yīng)為慢速，并且運(yùn)算放大器 222s的操作速度也為慢速。相反，用于快速模式的限幅器電路被如此配 置，以使得電阻器Rlf被設(shè)置到低，對(duì)升壓電壓Vpp的變化的響應(yīng)為快 速，并且運(yùn)算放大器222f的操作速度也為快速。如果快速模式信號(hào)VppA 是快速模式(激活模式)，則運(yùn)算放大器222f操作，而運(yùn)算放大器222s 停止。如果快速模式信號(hào)VppA是慢速模式(非激活模式)，則運(yùn)算放大 器222s操作，而運(yùn)算放大器222f停止。此外，慢速側(cè)的振蕩器224s生成低頻時(shí)鐘，快速側(cè)的振蕩器224f生 成高頻時(shí)鐘。圖10是運(yùn)算放大器的電路圖。運(yùn)算放大器222s、 222f具有電流源的 N溝道晶體管Q40、作為檢測電壓的節(jié)點(diǎn)N2s、 N2f以及參考電壓被施加 到其上的N溝道晶體管Q41、 Q42、構(gòu)成反射鏡電路的P溝道晶體管 Q43、 Q44，以及構(gòu)成輸出反相器的晶體管Q45、 Q56。如果檢測電壓 N2s、 N2f小于參考電壓，則輸出EN采用H電平(使能)。相反，如果檢 測電壓高于參考電壓，則輸出EN采用L電平(失效)。在快速側(cè)的運(yùn)算放大器中，電流源晶體管Q40具有高電流值，并且在 慢速側(cè)的運(yùn)算放大器中，具有低電流值。快速側(cè)的運(yùn)算放大器以較高的速 度操作。由快速模式信號(hào)VppA生成的選擇信號(hào)VppA-s、 VppA-f被施加 到電流源晶體管Q40的柵極，具有導(dǎo)通電流源的運(yùn)算放大器采用操作狀態(tài)，以及具有非導(dǎo)通電流源的運(yùn)算放大器采用待機(jī)狀態(tài)。在待機(jī)狀態(tài)中，輸出EN采用L電平，并且作為其目的地的振蕩器停止。圖11A 11B示出了內(nèi)部電源生成電路22的升壓電壓Vpp的波形。圖 11A說明具有低響應(yīng)速度的模式，以及圖11B說明具有高響應(yīng)速度的模 式。在圖IIA所示的慢速模式中，限幅器電路的響應(yīng)率是低的，并且振蕩 器頻率也是低的。因此，當(dāng)升壓電壓Vpp相對(duì)于參考電壓VR大幅下降 時(shí)，啟動(dòng)電壓增加的操作，而當(dāng)升壓電壓大大超過參考值時(shí)，停止電壓增 加操作，并且在此電壓增加過程中的增加梯度是小的。結(jié)果，升壓電壓 Vpp相對(duì)于作為中心的參考電壓VR，上下大幅波動(dòng)。另一方面，在圖UB中的快速模式中，限幅器電路的響應(yīng)率是高的， 并且振蕩器頻率也是高的。因此，如果升壓電壓Vpp變得輕微低于參考電 壓VR，就立即啟動(dòng)升壓操作，而一旦升壓電壓稍稍超過參考電壓時(shí)，就 立即停止升壓操作；在此升壓過程中的增加梯度是大的。結(jié)果，升壓電壓 Vpp相對(duì)于作為中心的參考電壓VR，上下輕微波動(dòng)。因此，在快速模式 中，因?yàn)樯龎弘妷篤pp的電平保持得與參考電壓VR相近，所以從該電壓 Vpp生成的寫電壓Vrr也保持與標(biāo)準(zhǔn)值相近，并且由電壓下降引起的寫錯(cuò) 誤被避免了。圖12是說明在當(dāng)前實(shí)施例中刷新操作是如何被禁止的結(jié)構(gòu)圖。該圖示 出了由自刷新賦能信號(hào)SRen啟動(dòng)的振蕩器30、通過使用由振蕩器生成的 時(shí)鐘作為觸發(fā)信號(hào)的執(zhí)行自刷新操作的自刷新控制電路28、以及存儲(chǔ)器核 心控制電路26;這三個(gè)元件均在圖1中已經(jīng)示出。與圖1的配置相比較， 在圖12所示的示例中，響應(yīng)于來自反熔絲存儲(chǔ)器寫控制電路42的自刷新 停止信號(hào)SRdis， AND柵極停止來自自刷新電路28的控制信號(hào)，并且存 儲(chǔ)器核心10中的自刷新操作被禁止。圖13是示出當(dāng)前實(shí)施例中的晶片檢測和封裝檢測之間的關(guān)系的流程 圖。除了晶片階段的操作檢測之外，被組裝的封裝件階段的操作檢測近來 也變得很重要。具體地說，提出了多芯片封裝(MCP)和系統(tǒng)封裝 (System-in-package)，其中，在多芯片封裝中，堆疊和容納了兩個(gè)相同 的芯片，并且這兩個(gè)芯片的端子都連接到封裝件的外部端子，在系統(tǒng)封裝
中，堆疊了不同的芯片，并且一個(gè)芯片的端子被連接到另一芯片，而不連 接到封裝件的外部端子。在這樣的設(shè)備中，在組裝過程中必須安裝多個(gè)芯 片，組裝成本高，并且被封裝的最終產(chǎn)品的單位成本也高。因此，需要一 種修正方法來應(yīng)對(duì)在組裝之后的封裝檢測中探測到的缺陷。在當(dāng)前實(shí)施例的反熔絲存儲(chǔ)器的情況中，即使在封裝之后，也可以在內(nèi)部生成寫電壓Vrr并執(zhí)行對(duì)反熔絲存儲(chǔ)器的寫入。因此，反熔絲存儲(chǔ)器 可以很有用地被安裝到上述具有高附加值的設(shè)備中。如果在圖13所示的檢測過程中晶片檢測S21探測到缺陷，則從外部端 子45施加外部寫電壓EVrr，并將缺陷地址信息寫入反熔絲存儲(chǔ)器中，而 不使用被結(jié)合的反熔絲存儲(chǔ)器寫控制電路42或?qū)戨妷荷呻娐?4(S22)。此外，被修正的好的芯片被組裝，成為在前提及的MCP或SiP 封裝件(S23)。由于在組裝過程中施加的應(yīng)力，在存儲(chǔ)器單元陣列內(nèi)部 有時(shí)會(huì)出現(xiàn)單個(gè)位的缺陷或類似缺陷。因此，在封裝檢測S24中執(zhí)行操作 檢測，以探測缺陷(S25)，并且如果探測到缺陷，則從外部端子41施加 反熔絲寫模式信號(hào)AFMe，并且將缺陷地址寫入反熔絲存儲(chǔ)器(S26)。 這時(shí)，通過由被結(jié)合的寫電壓生成電路44生成的寫電壓Vrr來執(zhí)行對(duì)反熔 絲的寫入，并且缺陷被修正。經(jīng)修正的封裝作為好的產(chǎn)品而裝運(yùn)(S27)。如上所述，利用本實(shí)施例，用于對(duì)反熔絲存儲(chǔ)器進(jìn)行寫入的寫電壓生 成電路對(duì)用在存儲(chǔ)器核心中的升壓電壓Vpp進(jìn)行升壓，從而生成寫電壓 Vrr。因此，與從外部電源Vdd執(zhí)行升壓的情形相比，可以減小電路規(guī) 模。而且，在寫模式中，通過將生成升壓電壓Vpp的內(nèi)部電源生成電路 22的響應(yīng)速度設(shè)置成為快速模式(激活模式)，從而穩(wěn)定升壓電壓Vpp， 并且在停止刷新操作的狀態(tài)中，通過將升壓電壓Vpp設(shè)置得高于通常情 形，可以進(jìn)一步減小寫電壓生成電路的規(guī)模并縮短電壓被增加電平的時(shí) 間。相關(guān)申請的交叉引用本申請基于并要求2006年8月16日提交的申請?zhí)枮?006-221774的 在先日本專利申請的權(quán)益和優(yōu)先權(quán)，該申請的全部內(nèi)容通過引用結(jié)合于 此。
權(quán)利要求
1.一種被施加外部電源電壓的半導(dǎo)體存儲(chǔ)器裝置，包括第一內(nèi)部電源生成電路，所述第一內(nèi)部電源生成電路對(duì)所述外部電源電壓升壓，以生成第一內(nèi)部電源；存儲(chǔ)器核心，所述第一內(nèi)部電源被提供到所述存儲(chǔ)器核心；反熔絲存儲(chǔ)器，預(yù)定信息被寫入其中；以及寫電壓生成電路，所述寫電壓生成電路對(duì)所述第一內(nèi)部電源升壓，以生成反熔絲寫電壓，其中通過對(duì)其施加所述反熔絲寫電壓，對(duì)所述反熔絲存儲(chǔ)器的反熔絲的寫入被執(zhí)行。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中當(dāng)所述存儲(chǔ)器處于待機(jī)狀態(tài)時(shí)，所述第一內(nèi)部電源生成電路被控制成 慢速模式，在所述慢速模式中，使得要被升壓的第一內(nèi)部電源電平跟隨所 希望的電平的響應(yīng)操作的速度被降低，并且，當(dāng)所述存儲(chǔ)器處于激活狀態(tài) 時(shí)，所述第一內(nèi)部電源生成電路被控制成快速模式，在所述快速模式中， 所述響應(yīng)操作的速度被增加，并且所述半導(dǎo)體存儲(chǔ)器裝置還包括反熔絲寫控制電路，所述反熔絲寫控制 電路用于在反熔絲寫入期間，將所述第一內(nèi)部電源生成電路控制成慢速模 式。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中當(dāng)所述存儲(chǔ)器處于激活狀態(tài)時(shí)，所述第一 內(nèi)部電源生成電路將所述第 一內(nèi)部電源升壓到第一電位，并且所述半導(dǎo)體裝置還包括反熔絲寫控制電路，所述反熔絲寫控制電路用 于控制所述第一內(nèi)部電源生成電路，以使得在反熔絲寫入期間，所述第一 內(nèi)部電源升高到比所述第一電位高的第二電位。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述第一內(nèi)部電源被用作所述存儲(chǔ)器核心中的字線驅(qū)動(dòng)電源，并且 所述半導(dǎo)體存儲(chǔ)器裝置還包括自刷新控制電路，當(dāng)電力接通時(shí)，所述自刷新控制電路在預(yù)定的周期，相繼執(zhí)行存儲(chǔ)單元的刷新操作；并且其中所述反熔絲寫控制電路執(zhí)行控制，以使得在反熔絲寫入期間禁止所述 自刷新控制電路的刷新操作。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，還包括被施加比所述第一內(nèi)部電源電平高的外部反熔絲寫電壓的高電壓外部 端子，其中在晶片檢測中，所述寫電壓生成電路的輸出被設(shè)置成高阻抗?fàn)顟B(tài)，所 述外部反熔絲寫電壓從所述高電壓外部端子被施加，以在所述反熔絲存儲(chǔ) 器中執(zhí)行寫入，并且，在組裝后的封裝檢測中，由所述寫電壓生成電路生 成的反熔絲寫高電壓被施加，以在所述反熔絲存儲(chǔ)器中執(zhí)行寫入。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，還包括-第二內(nèi)部電源生成電路，所述第二內(nèi)部電源生成電路從所述外部電源 電壓生成具有恒定電平的第二內(nèi)部電源，所述第二內(nèi)部電源被提供到所述存儲(chǔ)器核心；并且所述第一 內(nèi)部電源具有比所述第二內(nèi)部電源高的電平。
7. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述第一內(nèi)部電源生成電路具有振蕩器、通過由所述振蕩器生成的時(shí) 鐘將所述第一內(nèi)部電源升壓到所述反熔絲寫電壓的泵浦電路、以及限幅器 電路，所述限幅器電路監(jiān)測所述第一內(nèi)部電源的電位，如果所述被監(jiān)測的 電位變得比預(yù)定參考值低，則將所述振蕩器設(shè)置成操作狀態(tài)，并且當(dāng)所述 被監(jiān)測的電位超過所述參考值時(shí)，將所述振蕩器設(shè)置成失效狀態(tài)，其中，在所述慢速模式中，所述限幅器電路的響應(yīng)速度被降低，并且在所述 快速模式中，所述限幅器電路的響應(yīng)速度被增加得快于所述慢速模式。
8. 根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述第一內(nèi)部電源生成電路具有振蕩器、通過由所述振蕩器生成的時(shí) 鐘將所述第一內(nèi)部電源升壓到所述反熔絲寫電壓的泵浦電路、以及限幅器 電路，所述限幅器電路監(jiān)測所述第一內(nèi)部電源的電位，如果所述被監(jiān)測的 電位變得比預(yù)定參考值低，則將所述振蕩器設(shè)置成操作狀態(tài)，并且當(dāng)所述 被監(jiān)測的電位超過所述參考值時(shí)，將所述振蕩器設(shè)置成失效狀態(tài)，其中，當(dāng)所述存儲(chǔ)器處于反熔絲寫狀態(tài)時(shí)，所述限幅器電路的所述預(yù)定參考 值的有效電平設(shè)置得要比當(dāng)所述存儲(chǔ)器處于激活狀態(tài)時(shí)的高。
9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述反熔絲存儲(chǔ)器的反熔絲是由將MOS晶體管的源極和漏極短路的第一端子以及柵極的第二端子組成的，并且所述寫入是通過在所述第一端子和所述第二端子之 間施加寫電壓來執(zhí)行的。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器裝置，其中，在所述反熔絲 寫入之后，所述第一內(nèi)部電源電壓被施加在所述第一端子和所述第二端子 之間，并且寫入狀態(tài)被讀出。
11. 一種被施加外部電源電壓的半導(dǎo)體存儲(chǔ)器裝置，包括第一內(nèi)部電源生成電路，所述第一內(nèi)部電源生成電路對(duì)所述外部電源電壓升壓，以生成第一內(nèi)部電源；第二內(nèi)部電源生成電路，所述第二內(nèi)部電源生成電路從所述外部電源電壓生成比所述第一內(nèi)部電源低的第二內(nèi)部電源；存儲(chǔ)器核心，所述存儲(chǔ)器核心具有存儲(chǔ)器陣列，在所述存儲(chǔ)器陣列 中，字線由所述第一內(nèi)部電源驅(qū)動(dòng)，并且所述第二內(nèi)部電源被連接到存儲(chǔ) 單元的電容器上；反熔絲存儲(chǔ)器，位于所述存儲(chǔ)器陣列中的缺陷位修正信息被寫在所述反熔絲存儲(chǔ)器中；以及寫電壓生成電路，所述寫電壓生成電路對(duì)所述第一內(nèi)部電源升壓，以 生成反熔絲寫電壓，其中所述反熔絲寫電壓被施加到所述反熔絲存儲(chǔ)器的反熔絲上，以執(zhí)行對(duì) 其的寫入。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器裝置，還包括反熔絲寫控制電路，所述反熔絲寫控制電路響應(yīng)于反熔絲寫模式信號(hào)而啟動(dòng)所述寫電壓生成電路；并且在晶片檢測中，所述反熔絲寫入是通過使用從外部端子提供的外部寫 電壓而執(zhí)行的，并且，在封裝檢測中，所述反熔絲寫控制電路啟動(dòng)所述寫 電壓生成電路，并且所述反熔絲寫入是通過使用所述生成的內(nèi)部寫電壓來執(zhí)行的。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中 當(dāng)所述存儲(chǔ)器處于待機(jī)狀態(tài)時(shí)，所述第一內(nèi)部電源生成電路被控制成慢速模式，在所述慢速模式中，使得將被升壓的第一內(nèi)部電源電平跟隨所 希望的電平的響應(yīng)操作的速度被降低，并且，當(dāng)所述存儲(chǔ)器處于激活狀態(tài) 時(shí)，所述第一內(nèi)部電源生成電路被控制成快速模式，在所述快速模式中， 所述響應(yīng)操作的速度被增加，并且在所述反熔絲寫入期間，所述反熔絲寫控制電路將所述第一 內(nèi)部電源 生成電路控制成所述快速模式。
14. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中當(dāng)所述存儲(chǔ)器處于激活狀態(tài)時(shí)，所述第一電源生成電路將所述第一內(nèi) 部電源升壓到第一電位，以及所述反熔絲寫控制電路控制所述第一內(nèi)部電源生成電路，使得在所述 反熔絲寫入期間，所述第一內(nèi)部電源升高到比所述第一電位高的第二電位。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器裝置，還包括自刷新控制電路，當(dāng)電力接通時(shí)，所述自刷新控制電路在預(yù)定的周期，相繼執(zhí)行存儲(chǔ)單元的刷新操作；并且所述反熔絲寫控制電路執(zhí)行控制，以使得在反熔絲寫入期間禁止所述 自刷新電路的刷新操作。
全文摘要
一種包含反熔絲寫電壓生成電路的半導(dǎo)體存儲(chǔ)器裝置，其能夠減小反熔絲寫電壓生成電路的電路規(guī)模。該半導(dǎo)體存儲(chǔ)器裝置具有用于對(duì)外部電源電壓升壓以生成第一內(nèi)部電源的第一內(nèi)部電源生成電路、被提供了第一內(nèi)部電源的存儲(chǔ)器核心、用于寫預(yù)定信息的反熔絲存儲(chǔ)器，以及對(duì)第一內(nèi)部電源升壓以生成反熔絲寫電壓的寫電壓生成電路。
文檔編號(hào)G11C29/44GK101127244SQ20071013577
公開日2008年2月20日 申請日期2007年8月16日 優(yōu)先權(quán)日2006年8月16日
發(fā)明者富田浩由 申請人:富士通株式會(huì)社