專利名稱：閃存及包含閃存的處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及半導(dǎo)體存儲器件，如非易失性半導(dǎo)體存儲器件。
背景技術(shù)：
半導(dǎo)體存儲器可用于數(shù)字邏輯系統(tǒng)設(shè)計(jì)，如計(jì)算機(jī)和/或基于微處理器的應(yīng)用中?；谖⑻幚砥鞯膽?yīng)用示例為衛(wèi)星、消費(fèi)電子和/或許多其他電子器件。半導(dǎo)體存儲器的制造已取得進(jìn)展，如工藝改進(jìn)和/或技術(shù)進(jìn)步，使其密度更高和/或速度更快。這些進(jìn)展有助于確立其他數(shù)字邏輯類的性能標(biāo)準(zhǔn)。半導(dǎo)體存儲器件的特征為易失性存儲器(如隨機(jī)存取存儲器(RAM))或非易失性存儲器。
在易失性存儲器，如靜態(tài)RAM(SRAM)中，通過設(shè)立雙穩(wěn)態(tài)激勵器的邏輯狀態(tài)來存儲邏輯信息。在易失性存儲器，如動態(tài)RAM(DRAM)中，通過對電容器充電來存儲邏輯信息。在另一示例中，加電時可存儲和/或讀出數(shù)據(jù)。電源關(guān)閉時數(shù)據(jù)丟失，因此它們是易失性存儲器。
非易失性存儲器，如掩模只讀存儲器(MROM)、可編程只讀存儲器(PROM)、電可編程只讀存儲器(EPROM)、電可檫除只讀存儲器(EEPROM)等也可存儲數(shù)據(jù)，但與是否加電無關(guān)。根據(jù)諸如制造技術(shù)，傳統(tǒng)非易失性存儲器數(shù)據(jù)存儲模式為永久性的和/或可重編程性的。在多種應(yīng)用，如計(jì)算機(jī)、電子設(shè)備、電信、消費(fèi)電子工業(yè)中，使用非易失性存儲器來存儲程序和/或微碼。
諸如非易失性SRAM(nvSRAM)器件中，可使用單個芯片中結(jié)合了易失性和非易失性存儲器的存儲模式。nvSRAM可提供更快的、可編程非易失性存儲器。許多(如若干打)專用存儲結(jié)構(gòu)可通過包括至少某些額外邏輯電路為特定應(yīng)用任務(wù)提高(如優(yōu)化)性能。
在檫除和/或?qū)懖僮髌陂g沒有可使用的(如，任意的)非易失性存儲器，如MROM、PROM和/或EPROM，且用戶更新所存儲內(nèi)容十分困難。EEPROM允許電可檫除和/或重寫。EEPROM可用在諸如輔助存儲器和/或系統(tǒng)編程等持續(xù)更新的應(yīng)用中。諸如快閃EEPROM比諸如傳統(tǒng)EEPROM有更高的集成度?？扉WEEPROM可用于更大的輔助存儲器中。NAND型快閃EEPROM(下文中稱為“NAND型閃存”)比諸如傳統(tǒng)的快閃型EEPROM(如NOR型快閃EEPROM)有更高的集成度。NAND型閃存可用于存儲更多的數(shù)據(jù)。NOR型閃存可用于編碼少量的數(shù)據(jù)，如啟動代碼。
圖1是表示數(shù)據(jù)處理系統(tǒng)中的傳統(tǒng)存儲器示例結(jié)構(gòu)的方框圖。數(shù)據(jù)處理系統(tǒng)1(如移動電話、PDA、膝上型電腦等)可包括NAND型閃存2、NOR型閃存3、DRAM 4和/或CPU 4。NAND型閃存2可存儲數(shù)據(jù)(如常規(guī)數(shù)據(jù))，且NOR型閃存3可存儲程序代碼。DRAM 4用作工作存儲器。使用圖1存儲器結(jié)構(gòu)的系統(tǒng)需要多個針對特定應(yīng)用的單獨(dú)存儲器。圖1所示結(jié)構(gòu)使得制造成本增加。此外，由于需要存儲控制器5、6和7來分別控制NAND型閃存2、NOR型閃存3和DRAM 4，因此系統(tǒng)控制(如總線結(jié)構(gòu))更加復(fù)雜。
按照慣例，一體化的存儲結(jié)構(gòu)可改進(jìn)存儲結(jié)構(gòu)。圖2是表示具有一體化存儲結(jié)構(gòu)的示例系統(tǒng)10的方框圖。例如，程序代碼可存儲在ONE_NAND型閃存中，而不是NOR型閃存中。ONE_NAND型閃存11可包括用于存儲數(shù)據(jù)的數(shù)據(jù)區(qū)11a和用于存儲程序代碼的代碼區(qū)11b?？蓮南到y(tǒng)中除去NOR型閃存及其相應(yīng)存儲控制器。這可降低制造成本和/或簡化具有一體化存儲結(jié)構(gòu)的系統(tǒng)中的總線結(jié)構(gòu)。
在具有一體化存儲結(jié)構(gòu)的系統(tǒng)10中，啟動時關(guān)鍵代碼駐留在DRAM 12中。根據(jù)傳統(tǒng)分頁請求功能，將特定代碼傳送到DRAM 12中。當(dāng)利用分頁請求功能時，將數(shù)據(jù)如特定代碼從ONE_NAND型閃存11傳送到DRAM12中。
具有圖2所示一體化存儲結(jié)構(gòu)的系統(tǒng)需要將數(shù)據(jù)更快速地從ONE_NAND型閃存?zhèn)魉偷紻RAM 12中。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種存儲器(如ONE_NAND型閃存)，其可提高讀寫速度。
本發(fā)明實(shí)施例提供一種存儲器，其包括第一和第二緩沖存儲器。存儲核心包括存儲塊，每個有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)?？刂七壿嫼糜诖鎯Υ鎯诵?memory core)的地址和命令信息的寄存器，用于控制存儲核心，以便根據(jù)所存儲的地址和命令信息，執(zhí)行針對所選擇存儲塊的數(shù)據(jù)讀取周期。也可控制第一和第二緩沖存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中。當(dāng)將頁面緩沖器中的所有或幾乎所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器時，去激勵中斷信號。當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有或幾乎所有數(shù)據(jù)傳送到外部設(shè)備時，激勵中斷信號。
本發(fā)明另一實(shí)施例提供一種數(shù)據(jù)處理系統(tǒng)，其包括至少一個處理器、由第一控制器控制的第一存儲器和/或由第二控制器控制的第二存儲器。第二存儲器包括第一和第二緩沖存儲器。存儲核心包括存儲塊，每個有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)。控制邏輯含用于存儲存儲核心地址和命令信息的寄存器，用于控制存儲核心，以便根據(jù)所存儲的地址和命令信息，執(zhí)行針對所選擇存儲塊的數(shù)據(jù)讀取周期?？煽刂频谝缓偷诙彌_存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中。當(dāng)將頁面緩沖器中的所有或幾乎所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少其一時，去激勵中斷信號。當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有或幾乎所有數(shù)據(jù)傳送到第一存儲器時，激勵中斷信號。
本發(fā)明另一實(shí)施例提供一種控制單元。該控制單元含用于存儲存儲核心地址和命令信息的寄存器，用于控制存儲核心，以便根據(jù)所存儲的地址和命令信息，執(zhí)行針對所選擇存儲塊的數(shù)據(jù)讀取周期。該控制單元可控制第一和第二緩沖存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中。當(dāng)將頁面緩沖器中的所有或幾乎所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器時，控制單元去激勵中斷信號。當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有或幾乎所有數(shù)據(jù)傳送到外部設(shè)備時，激勵控制單元使中斷信號。
本發(fā)明另一實(shí)施例提供一種控制存儲器的方法。該方法包括存儲存儲核心的地址和命令信息。根據(jù)所存儲的地址和命令信息，執(zhí)行針對所選擇存儲塊的數(shù)據(jù)讀取周期。在數(shù)據(jù)讀取周期將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器。當(dāng)將頁面緩沖器中的所有或幾乎所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器時，去激勵中斷信號，或當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有或幾乎所有數(shù)據(jù)傳送到外部設(shè)備時，激勵中斷信號。
在本發(fā)明實(shí)施例中，地址和命令信息包括塊地址信息、頁面地址信息、頁面數(shù)信息和讀命令信息中至少其一。
在本發(fā)明實(shí)施例中，控制邏輯響應(yīng)芯片允許信號并輸出準(zhǔn)備好信號，以指示從第一和第二緩沖存儲器中至少一個緩沖存儲器中取得數(shù)據(jù)的時刻。
在本發(fā)明實(shí)施例中，當(dāng)去激勵中斷信號時，使芯片允許信號有效，且當(dāng)激勵中斷信號時，使其無效。
在本發(fā)明實(shí)施例中，當(dāng)芯片允許信號變?yōu)橛行r，將第一和第二緩沖存儲器中至少一個緩沖存儲器中所存儲數(shù)據(jù)的起始地址從外部設(shè)備應(yīng)用于控制邏輯。
在本發(fā)明實(shí)施例中，控制邏輯還包括地址發(fā)生器電路，其根據(jù)起始地址產(chǎn)生提供給第一和第二緩沖存儲器中至少一個緩沖存儲器的一組地址、以及時鐘信號。
在本發(fā)明實(shí)施例中，控制邏輯根據(jù)地址發(fā)生器電路產(chǎn)生的地址，確定是否已將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有或幾乎所有數(shù)據(jù)輸出到外部設(shè)備中。
在本發(fā)明實(shí)施例中，控制邏輯還包括糾錯校驗(yàn)電路，用于校驗(yàn)并糾正傳送給第一和第二緩沖存儲器中至少一個緩沖存儲器的數(shù)據(jù)錯誤。配置糾錯校驗(yàn)電路，以在寄存器中累積頁面地址信息和頁面數(shù)信息所指定的每個頁面的錯誤信息。
在本發(fā)明實(shí)施例中，外部設(shè)備校驗(yàn)寄存器中累積的多位錯誤信息，并將含多位錯誤的存儲塊作為壞塊。
在本發(fā)明實(shí)施例中，當(dāng)傳送給第一和第二緩沖存儲器中至少一個緩沖存儲器的數(shù)據(jù)中有多位錯誤時，糾錯校驗(yàn)電路終止同步突發(fā)塊讀取操作，并通知外部設(shè)備有多位錯誤。
在本發(fā)明實(shí)施例中，該存儲器為ONE_NAND閃存。
在本發(fā)明實(shí)施例中，每個數(shù)據(jù)讀取周期可比將第一和第二緩沖存儲器中至少其一中的所有或幾乎所有數(shù)據(jù)傳送到外部設(shè)備的周期長。
在本發(fā)明實(shí)施例中，每個數(shù)據(jù)讀取周期可比將第一和第二緩沖存儲器中至少其一中的所有或幾乎所有數(shù)據(jù)傳送到外部設(shè)備的時間短。
在本發(fā)明實(shí)施例中，控制邏輯可控制存儲核心和第一和第二緩沖存儲器中至少一個緩沖存儲器，以便在將所有或幾乎所有數(shù)據(jù)從第一和第二緩沖存儲器中至少一個緩沖存儲器傳送到外部設(shè)備之后，將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器中。


通過詳細(xì)描述附圖，本發(fā)明實(shí)施例將變得十分明顯，其中相同標(biāo)記符號指同一、幾乎同一、類似或幾乎類似，其中圖1是表示數(shù)據(jù)處理系統(tǒng)中的傳統(tǒng)存儲器示例結(jié)構(gòu)的方框圖；圖2是表示具有一體化存儲結(jié)構(gòu)的傳統(tǒng)系統(tǒng)的方框圖；圖3是表示根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)處理系統(tǒng)的方框圖；圖4是表示根據(jù)本發(fā)明實(shí)施例的存儲器的方框圖；圖5是表示根據(jù)本發(fā)明實(shí)施例的存儲核心的方框圖；圖6是描述根據(jù)本發(fā)明實(shí)施例的存儲核心讀操作的示例時序圖；圖7A和7B是表示根據(jù)本發(fā)明實(shí)施例的塊讀取操作期間數(shù)據(jù)傳送路徑的示例圖；圖8表示根據(jù)本發(fā)明實(shí)施例的存儲控制器與存儲器之間交換的控制信號；圖9是描述根據(jù)本發(fā)明另一實(shí)施例的數(shù)據(jù)處理系統(tǒng)塊讀取操作的示例時序圖；圖10是描述根據(jù)本發(fā)明實(shí)施例的準(zhǔn)備信號的示例時序圖；圖11是描述根據(jù)本發(fā)明另一實(shí)施例的數(shù)據(jù)處理系統(tǒng)塊讀取操作的示例時序圖；圖12A至12C是描述根據(jù)本發(fā)明實(shí)施例的存儲器的高速緩沖存儲器讀操作的示例圖。
具體實(shí)施例方式
現(xiàn)在將參照附圖中表示的本發(fā)明某些實(shí)施例，更完整描述本發(fā)明的不同實(shí)施例。附圖中，為清楚起見，夸大了各層和區(qū)域的厚度。
這里公開本發(fā)明詳細(xì)實(shí)施例。可是，這里公開的特定結(jié)構(gòu)和功能細(xì)節(jié)只是用于描述本發(fā)明實(shí)施例。然而，本發(fā)明可體現(xiàn)為不同形式，且不應(yīng)認(rèn)為僅限制在這里提出的實(shí)施例中。
相應(yīng)地，盡管可對本發(fā)明實(shí)施例作各種修改并有不同形式，通過附圖中的示例顯示其中的實(shí)施例，并對此進(jìn)行詳細(xì)描述。可是，應(yīng)理解其目的不是將本發(fā)明實(shí)施例限制為公開的特殊形式，相反本發(fā)明實(shí)施例包括本發(fā)明范圍內(nèi)的所有修改、等效和可選形式。整個圖說明中，相同標(biāo)號是指同一部件。
應(yīng)理解盡管這里使用術(shù)語第一、第二等來描述不同部件，這些部件不應(yīng)受這些術(shù)語限制。用這些術(shù)語只是來區(qū)分一個部件與另一個部件。例如，可將第一部件改為第二部件，且類似地將第二部件改為第一部件，而不偏離本發(fā)明實(shí)施例的范疇。如這里所所有的，術(shù)語“和/或”包括列出的一個或多個相關(guān)項(xiàng)的任何及所有組合。
應(yīng)理解當(dāng)稱一個部件與另一個部件“連接”或“耦合”時，可直接相連或耦合到其他部件，或也可能存在介于其間的部件。反之，當(dāng)稱一個部件與另一個部件“直接連接”或“直接耦合”時，不存在介于其間的部件。用其他措辭來描述部件間的關(guān)系應(yīng)按同樣方式理解(如“在...之間”與“直接在...之間”、“與...相鄰”與“直接與...相鄰”等)。
這里使用術(shù)語只是為了描述特殊實(shí)施例，而不是為了限制本發(fā)明實(shí)施例。如這里的用法，單數(shù)形式“一個”和“該”也包括復(fù)數(shù)形式，除非上下文能清晰地表明其含義。還應(yīng)理解當(dāng)這里使用術(shù)語“包括”、“包含”時，指存在所述特征、整數(shù)、步驟、操作、部件和/或成分，但不排除其中存在或增加一個或多個其他特征、整數(shù)、步驟、操作、部件和/或組。
也應(yīng)注意在某些可選實(shí)施例中，所述功能/行為可與圖中所注順序不一致。例如，根據(jù)所涉及的功能/行為，先后出現(xiàn)的兩幅圖實(shí)際上同時執(zhí)行，或有時按相反順序執(zhí)行。
圖3是表示根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)處理系統(tǒng)的方框圖。
參照圖3，數(shù)據(jù)處理系統(tǒng)100包括中央處理單元(CPU)110、直接存儲器存取(DMA)120、第一控制器130、第二控制器140、DRAM 150和/或閃存(如ONE_NAND閃存)160。DRAM 150為工作存儲器。DRAM 150和閃存160由第一控制器130和第二控制器140分別控制。例如，如上所述，數(shù)據(jù)處理系統(tǒng)100可具有諸如圖2所示的一體化存儲結(jié)構(gòu)，且可支持分頁請求功能。例如，根據(jù)一體化存儲結(jié)構(gòu)，存儲器160存儲常規(guī)數(shù)據(jù)和/或程序代碼。例如，關(guān)鍵數(shù)據(jù)在啟動(boot-up)時駐留在DRAM 150中，且使用分頁請求功能將特定代碼傳送到DRAM 150中。例如，在數(shù)據(jù)處理系統(tǒng)100中，只需CPU 110極少或無需介入，就將大量數(shù)據(jù)(如程序代碼數(shù)據(jù)和/或一般數(shù)據(jù))加載到DRAM 150中。
圖4是表示根據(jù)本發(fā)明實(shí)施例的存儲器如ONE_NAND型閃存的方框圖。
例如，參照圖4，存儲器160根據(jù)存儲控制器140的控制來執(zhí)行數(shù)據(jù)讀/寫操作。存儲器160包括存儲核心(memory core)(如非易失性存儲核心)161、第一緩沖存儲器162、第二緩沖存儲器163和/或控制邏輯164。存儲核心161包括存儲單元陣列(如非易失性存儲單元陣列)210和/或頁面緩沖器220。存儲核心161由控制邏輯164來控制。第一和第二緩沖存儲器162和163都由控制邏輯164和存儲控制器140來控制。例如，第一和第二緩沖存儲器162和163單獨(dú)執(zhí)行讀/寫操作。第一和第二緩沖存儲器162和163的每一個都可用于存儲(如臨時存儲)來自存儲核心161的數(shù)據(jù)和/或待存儲于存儲核心161中的數(shù)據(jù)。在本發(fā)明實(shí)施例中，第一和第二緩沖存儲器162和163可為SRAM、DRAM或任何其他適當(dāng)?shù)拇鎯ζ黝愋?。第一和第二緩沖存儲器162和163可為相同或不相同類型的存儲器。
控制邏輯164可包括寄存器164a、糾錯校驗(yàn)(ECC)電路164b和/或地址發(fā)生器電路164c。寄存器164a用于存儲自存儲器控制器140提供的地址和/或命令信息。寄存器164a中存儲的數(shù)據(jù)包括塊地址、頁面地址、頁面數(shù)和/或存儲核心210(如非易失性存儲核心)的讀/寫/檫除命令。按頁面地址(如初始頁面地址)和頁面數(shù)確定待讀取的數(shù)據(jù)量。在一示例中，當(dāng)讀取存儲塊中的所有或幾乎所有數(shù)據(jù)時，在寄存器164a中存儲指定第一頁面的頁面地址和指示存儲塊中頁面數(shù)量的頁面數(shù)。當(dāng)數(shù)據(jù)從存儲核心161傳送到緩沖存儲器162和/或163時，ECC電路164b用于糾正錯誤(如1位錯誤)。在本發(fā)明實(shí)施例中，可終止數(shù)據(jù)傳送操作，例如若一旦將數(shù)據(jù)從存儲核心161傳送到緩沖存儲器162和/或163，即發(fā)現(xiàn)頁面數(shù)據(jù)中有另一錯誤(如多位錯誤或2位錯誤)。例如，在控制邏輯164的控制之下，可在寄存器164a中存儲指示讀取操作已失敗的信息。存儲控制器140可參考寄存器164a中存儲的信息，并可將含有已出現(xiàn)錯誤(如2位錯誤)頁面的存儲塊標(biāo)記為壞塊。
在另一示例中，當(dāng)將頁面數(shù)據(jù)從存儲核心160傳送到緩沖存儲器時，可校驗(yàn)錯誤(如2位錯誤)。ECC電路164b可在寄存器164a中累積錯誤(如2位錯誤)頁面信息和錯誤(如2位錯誤)數(shù)。例如，可隨緩沖存儲器中的數(shù)據(jù)一起，將累積錯誤信息傳送到存儲控制器140中。
仍參照圖4，當(dāng)獲取(如讀)緩沖存儲器162和/或163中所存儲數(shù)據(jù)時，存儲控制器140將待獲取數(shù)據(jù)的起始地址輸出到存儲器(如ONE_NAND型閃存)160中。例如，根據(jù)來自存儲控制器140的起始地址，存儲器160的地址發(fā)生器電路164c可產(chǎn)生(如自動產(chǎn)生)下一地址。將地址發(fā)生器電路164c產(chǎn)生的地址應(yīng)用于緩沖存儲器162和/或163?？刂七壿?64可檢測地址發(fā)生器電路164c產(chǎn)生的地址是否為最終地址。例如，根據(jù)檢測結(jié)果，控制邏輯164可控制存儲核心(如非易失性存儲核心)161和緩沖存儲器162和/或163的操作。
可將地址和/或命令信息存儲在寄存器164a中，且控制邏輯164可將一定量的數(shù)據(jù)(如存儲塊中的所有或幾乎所有或部分?jǐn)?shù)據(jù))與時鐘信號CLK同步輸出到存儲控制器140中。可將該讀取操作稱為同步突發(fā)塊讀取操作。
仍參照圖4，根據(jù)本發(fā)明實(shí)施例，存儲核心(如非易失性存儲核心)161可包括存儲單元陣列210和頁面緩沖器220。
圖5是表示根據(jù)本發(fā)明實(shí)施例的存儲核心(如非易失性存儲核心)的方框圖。存儲單元陣列210可包括若干串(如NAND串)。每串包括串選擇晶體管、地選擇晶體管和/或諸如串聯(lián)在選擇晶體管之間的存儲單元晶體管。每串的晶體管由行解碼器電路230根據(jù)操作模式來控制。這些串可連接到各自的位線上。在本發(fā)明實(shí)施例中，位線可為位線對。如圖5所示，用BL0e和BL0o表示一對位線。頁面緩沖器220_0至220_n分別與位線對BL0e和BL0o至BLne和BLno連接。頁面緩沖器220_0包括鎖存器221、晶體管(如NMOS晶體管)TR1-TR7、晶體管(如PMOS晶體管)TR8，如圖4所示連接。頁面緩沖器220_0用作寄存器。頁面緩沖器220_0可存儲待編程數(shù)據(jù)和/或從該陣列中讀出的數(shù)據(jù)。在讀操作的位線復(fù)位周期中，晶體管TR1和TR2可復(fù)位位線BLie和BLio(i＝0-n)。此外，或另一做法，在除位線復(fù)位周期外的周期中，晶體管TR1和TR2用于將未被選擇的位線設(shè)為地電壓。晶體管TR3和TR4可將所選擇位線電連接到節(jié)點(diǎn)ND1和/或可將未被選擇的位線與節(jié)點(diǎn)ND1隔離。晶體管(如PMOS晶體管)TR8對節(jié)點(diǎn)ND1充電。晶體管(如NMOS晶體管)TR6和TR7將節(jié)點(diǎn)ND1的邏輯狀態(tài)傳送到鎖存器221。頁面緩沖器220_1至220_n的結(jié)構(gòu)和/或功能與頁面緩沖器220_0相同或幾乎相同。
例如，列選通電路240可根據(jù)來自列解碼器電路250的選擇信號YA0至YAn和YB選擇一部分頁面緩沖器220_0至220_n。列選通電路240可將所選擇的頁面緩沖器電連接到數(shù)據(jù)總線DB。一條數(shù)據(jù)線，如圖4中所示；可是，列選通電路240可配置為將其他數(shù)據(jù)線與頁面緩沖器連接。
例如，充放電電路260可響應(yīng)控制信號PRECHG以供電電壓將數(shù)據(jù)總線DB充電。例如，充放電電路260可響應(yīng)控制信號DISCHG將數(shù)據(jù)總線DB放電到地電壓。上述部件210至260由控制邏輯164來控制。
圖6是描述根據(jù)本發(fā)明實(shí)施例的存儲核心(如非易失性存儲核心)的讀操作的示例時序圖。將根據(jù)本發(fā)明實(shí)施例的存儲核心(如非易失性存儲核心)的讀操作分為位線復(fù)位周期T1、位線預(yù)充電周期T2、位線形成周期T3、鎖存器復(fù)位周期T4和讀出周期T5。由于頁面緩沖器220_i(其中i＝0-n)由控制邏輯164來控制(如一般控制)，因此只描述頁面緩沖器220_0的操作。
在一例子中，如圖5所示，假定選擇位線BL0e且未選擇位線BL0o，在周期T1至T5中，所選擇位線上施加0V電壓。在周期T2至T4中，串選擇線SSL、地選擇線GSL和未被選擇字線上施加讀電壓Vread。
在該例子中，在位線復(fù)位周期T1中，使控制信號LVBLe、LVBLo、LBLSHFe和LBLSHFo有效，且使控制信號LPLOAD無效。由于控制信號LVBLe、LVBLo、LBLSHFe和LBLSHFo變?yōu)橛行?，位線BL0e和BL0o電連接到具有地電壓的電源線V1RPWR。將位線BL0e和BL0o復(fù)位到地電壓。例如，控制信號LBLSLT在位線復(fù)位周期T1中維持在低電壓電平，以便鎖存器221不被復(fù)位。
位線BL0e和BL0o可被復(fù)位，且在位線預(yù)充電周期T2中以預(yù)充電電壓(如1.2V)對所選擇位線BL0e預(yù)充電。當(dāng)控制信號LVBLe和LBLSHFo變?yōu)榈碗娖綍r，所選擇位線BL0e可與電源線VIRPWR電隔離。未被選擇位線BL0o可與節(jié)點(diǎn)ND1電隔離。由于在周期T2中控制信號LVBLo維持在高電壓電平上，因此未被選擇的位線BL0o可電連接到其為地電壓的電源線VIRPWR。控制信號LPLOAD可處于低電壓電平，且PMOS晶體管TR8導(dǎo)通。自晶體管TR8(如導(dǎo)通時)提供的電流通過NMOS晶體管TR3傳送到所選擇位線BL0e。將2.0V電壓提供給LBLSHFe線，如圖6所示，且以諸如2.0V-Vth的電壓對位線BL0e預(yù)充電，其中Vth為TR3的閾值電壓。
在位線形成周期T3中，根據(jù)所選擇存儲單元的狀態(tài)(如編程狀態(tài)和/或檫除狀態(tài))，所選擇位線BL0e的電壓可維持在預(yù)充電電壓，或降低至地電壓。所選擇位線BL0e可浮動。例如，當(dāng)控制信號LBLSHFe變?yōu)榈碗妷?如地電壓)時，NMOS晶體管TR3截止。這使所選擇位線BL0e與ND1節(jié)點(diǎn)電隔離。
在一示例中，若所選擇存儲單元處于檫除狀態(tài)(或接通狀態(tài))，則所選擇位線的預(yù)充電電壓開始通過所選擇的處于檫除狀態(tài)的存儲單元放電至地電壓。在另一示例中，若所選擇的存儲單元處于編程狀態(tài)(或斷開狀態(tài))，則所選擇位線的預(yù)充電電壓得以維持。在該示例中，周期T1至T3構(gòu)成將存儲單元中存儲的單元數(shù)據(jù)設(shè)置到位線的時段。將這稱為位線設(shè)置周期。
在位線設(shè)置周期T1至T3結(jié)束之后，在鎖存器復(fù)位周期T4中復(fù)位/初始化頁面緩沖器220_0中的鎖存器221。初始化鎖存器221是通過經(jīng)列選通電路240將鎖存器221的節(jié)點(diǎn)ND2連接到數(shù)據(jù)總線DB來完成的。如圖6所示，選擇信號YA0至YAn和YB可同時或幾乎同時變?yōu)橛行?。控制信號DISCHG可轉(zhuǎn)換為高電壓電平，且數(shù)據(jù)總線DB通過晶體管(如NMOS晶體管)TR14接地。鎖存器221的ND2節(jié)點(diǎn)經(jīng)列選通電路240電連接到數(shù)據(jù)總線DB。數(shù)據(jù)總線DB通過充放電電路260的晶體管(如NMOS晶體管)TR14接地。鎖存器221復(fù)位/初始化。
在讀出周期T5中，將所選擇位線BL0e反映的單元數(shù)據(jù)存儲在鎖存器221中?？刂菩盘朙PLOAD變?yōu)闊o效，且將1.2V電壓施加到LBLSHFe線。在該示例中，若將處于接通狀態(tài)(如檫除狀態(tài))的存儲單元連接到所選擇的位線BL0e，ND1節(jié)點(diǎn)的電壓通過接通單元放電。此外，若將處于斷開狀態(tài)(如編程狀態(tài))的存儲單元連接到所選擇的位線BL0e，ND1節(jié)點(diǎn)的電壓得以維持。這是晶體管(如NMOS晶體管)TR3(如Vg＝1.2，Vs＝1.2V，Vd＝Vcc)截止的結(jié)果。若存儲單元處于接通狀態(tài)，則晶體管(如NMOS晶體管)TR6截止。若存儲單元處于斷開狀態(tài)，則在后面的情況中晶體管TR6導(dǎo)通。
若將處于接通狀態(tài)(如檫除狀態(tài))的儲存單元連接到所選擇位線BL0e，控制信號LCH受脈沖作用，且鎖存器221的ND3節(jié)點(diǎn)經(jīng)晶體管(如NMOS晶體管)TR6和TR7接地。若將處于斷開狀態(tài)(如編程狀態(tài))的存儲單元連接到所選擇的位線BL0e，則ND3節(jié)點(diǎn)處于初始化狀態(tài)(如處于高電壓電平)。
在本發(fā)明實(shí)施例中，在周期T1-T5的周期T1至T3中，將頁面緩沖器220_0至220_n的鎖存器221中的一組數(shù)據(jù)經(jīng)列選通電路240傳送到數(shù)據(jù)總線DB。在一示例中，數(shù)據(jù)傳送單元可根據(jù)數(shù)據(jù)輸入/輸出結(jié)構(gòu)改變。例如，在位線設(shè)置周期T1至T3中將頁面緩沖器220_0至220_n的鎖存器221中的數(shù)據(jù)傳送到數(shù)據(jù)總線DB。這是通過諸如激勵(activate)(如順序激勵)選擇信號YA0至YAn來完成的。通過將選擇信號YB設(shè)置為高電壓電平來設(shè)置選擇信號YA0至YAn。在諸如選擇信號YA0至YAn的激勵周期之間，可由供電電壓對數(shù)據(jù)總線DB充電。以供電電壓對數(shù)據(jù)總線DB充電是例如對于至少一個或每個和/或所有充電間隔通過激勵充放電電路260的晶體管(如PMOS晶體管)TR13來進(jìn)行的。
在本發(fā)明實(shí)施例中，在周期T1至T3中將頁面緩沖器220_0至220_n中存儲的數(shù)據(jù)傳送到數(shù)據(jù)總線DB。將傳送到數(shù)據(jù)總線DB的數(shù)據(jù)輸出到緩沖存儲器162和163中的一個。由于在另一頁(或行)的周期T1至T3中將存儲單元的一頁(或行)中存儲的頁面數(shù)據(jù)輸出到緩沖存儲器中，可減少讀操作(如連續(xù)的讀操作)所需的時間。
在本發(fā)明實(shí)施例中，第一讀取操作中輸出的頁面數(shù)據(jù)可為無用數(shù)據(jù)。第二讀取操作中輸出的頁面數(shù)據(jù)可為第一讀取操作中讀出的頁面數(shù)據(jù)。
在根據(jù)本發(fā)明實(shí)施例的閃存的讀操作示例中，時間tR指示將頁面數(shù)據(jù)從存儲單元陣列210傳送到頁面緩沖器220所需的時間。將它稱為讀操作時間。時間tT指示將頁面數(shù)據(jù)從非易失性存儲核心161(或從頁面緩沖器220)傳送到緩沖存儲器162和163的至少其中一個所需的時間。將它稱為緩沖器傳送時間。時間tH指示將頁面數(shù)據(jù)從緩沖存儲器162和/或163傳送到存儲控制器140中所需的時間。將它稱為主機(jī)傳送時間。
在該示例中，在位線設(shè)置周期T1至T3(或讀操作時間tR)中，根據(jù)控制邏輯164的控制將頁面數(shù)據(jù)從非易失性存儲核心161傳送到緩沖存儲器162和/或163。在讀操作的所有或幾乎所有周期T1至T5中(或在讀操作時間tR中)，將緩沖存儲器162和/或163中的頁面數(shù)據(jù)傳送到存儲控制器140中。將該讀操作稱為高速緩沖存儲器讀操作。類似地，在周期T1至T3(tT)中將頁面數(shù)據(jù)從非易失性存儲核心161傳送到緩沖存儲器162和/或163中。在讀操作的所有或幾乎所有周期T1至T5中(或在讀操作時間tR中)(tH)，將緩沖存儲器162和/或163中的頁面數(shù)據(jù)傳送到存儲控制器140中。在讀操作(如連續(xù)的讀操作)示例中，用于將頁面數(shù)據(jù)從緩沖存儲器傳送到存儲控制器140中的主機(jī)傳送時間tH可隱藏在(如包含于)讀操作時間tR中。在另一示例中，讀操作時間tR可隱藏在(如包含于)主機(jī)傳送時間tH中。
圖8表示根據(jù)本發(fā)明實(shí)施例的存儲控制器與閃存之間可以交換的實(shí)例控制信號。圖9是描述根據(jù)本發(fā)明實(shí)施例的同步突發(fā)塊讀取操作的實(shí)例時序圖。
在根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)處理系統(tǒng)中，將地址和/或命令信息存儲在控制邏輯164的寄存器164a中。地址和/或命令信息用于從閃存160中讀出數(shù)據(jù)。一旦將地址和命令信息存儲于寄存器164a中，則根據(jù)控制邏輯164的控制可將從非易失性存儲核心161中讀出的數(shù)據(jù)存儲于第一和/或第二緩沖存儲器162和163中。CPU 110可不介入。當(dāng)存儲控制器140獲取(如讀、檢索等)第一和/或第二緩沖存儲器162和163中存儲的數(shù)據(jù)時，將緩沖存儲器的起始地址和/或讀命令提供給控制邏輯164。例如，將數(shù)據(jù)從緩沖存儲器162和/或163傳送(如自動傳送)到存儲控制器140，而無需額外地址。
在CPU 110所需的數(shù)據(jù)(如程序代碼)不在DRAM 150中的示例中，在DMA 120的控制下數(shù)據(jù)可從閃存160加載到DRAM 150中?？墒褂梅猪撜埱蠹虞d該數(shù)據(jù)；可是，也可使用任何適當(dāng)?shù)募虞d數(shù)據(jù)方法或技術(shù)。CPU 110可通過DMA 120請求所需數(shù)據(jù)。CPU 110可不介入直到將所需數(shù)據(jù)加載到DRAM 150中。一旦發(fā)出數(shù)據(jù)請求，DMA 120控制存儲控制器140以便將數(shù)據(jù)讀出。
參照圖9，為執(zhí)行同步突發(fā)塊讀取操作，存儲控制器140可將nCE信號轉(zhuǎn)換成低電壓電平，且將塊地址BA、頁面地址PA、頁面數(shù)數(shù)據(jù)#OF PAGE和/或命令CMD輸出(如順序輸出)到閃存160中。將來自存儲控制器140的塊地址BA、頁面地址PA、頁面數(shù)數(shù)據(jù)#OF PAGE和/或命令CMD存儲在閃存160的寄存器164a中。向寄存器164a提供地址和/或命令數(shù)據(jù)，且控制邏輯164激勵中斷信號INT。同步突發(fā)塊讀取操作可由控制邏輯164來控制。將寄存器164a中存儲的塊和頁面地址輸出到非易失性存儲核心161中?？刂七壿?64可控制非易失性存儲核心161的緩存讀操作。
行解碼器230可選擇存儲塊的一個存儲塊(如第0個存儲塊)。例如，若選擇位線對BLie和BLio中的偶數(shù)號位線BLie(其中i＝0-n)，則行解碼器230可選擇所選擇的存儲塊中的任一頁面(第0個頁面)。在位線復(fù)位周期T1中將所有或幾乎所有位線BLie和BLio復(fù)位到地電壓。在位線預(yù)充電周期T2中將所選擇的位線BLie預(yù)充電到給定的預(yù)充電電壓。在位線形成周期T3中，將所選擇頁面中存儲單元的單元數(shù)據(jù)反映在所選擇的位線BLie。在位線設(shè)立周期T1至T3之后，在鎖存器復(fù)位周期T4中，通過列選通電路240將鎖存器221連接到數(shù)據(jù)總線，可將頁面緩沖器220_0至220_n的鎖存器221復(fù)位。在讀出周期T5中，可將所選擇的位線的數(shù)據(jù)值傳送到相應(yīng)的鎖存器221。在周期T1至T3中，通過列選通電路240將鎖存器221中存儲的數(shù)據(jù)值傳送到數(shù)據(jù)總線DB。在控制邏輯164的控制下，將數(shù)據(jù)總線DB傳送的數(shù)據(jù)存儲在第二緩沖存儲器163中。
在緩沖器傳送時間tT0中，將周期T1至T3中存儲在鎖存器221中的數(shù)據(jù)值傳送到所選擇的緩沖存儲器中。若完成第0頁面的讀操作(或在另一示例中，若數(shù)據(jù)讀取時間tR1過去之后)，控制邏輯164可控制非易失性存儲核心161讀取下一頁面的數(shù)據(jù)。如圖9所示，可將下一頁面的數(shù)據(jù)讀出(如自動讀出)而無需重新設(shè)置寄存器164a。例如，可將中斷信號INT維持在低電壓電平。類似地，在下一頁面的周期T1至T3中，可通過列選通電路240將鎖存器221中存儲的數(shù)據(jù)值(如在tR1周期中讀出的第0頁面數(shù)據(jù))傳送到數(shù)據(jù)總線DB。在控制邏輯164的控制下，可將數(shù)據(jù)總線DB傳送的數(shù)據(jù)存儲在第一緩沖存儲器162(如圖9的S1)中。
一旦完成將數(shù)據(jù)加載到第一緩沖存儲器162和/或163中(如在時間tT1之后)，控制邏輯164例如通過諸如將中斷信號INT設(shè)為高電壓電平使中斷信號INT去激勵(deactivatr)。在所示實(shí)施例中，控制邏輯164可對輸出頁面數(shù)據(jù)所需的時鐘信號計(jì)數(shù)(如nRE信號的轉(zhuǎn)換數(shù))，并可確定是否已完成將數(shù)據(jù)從非易失性存儲核心161加載到第一緩沖存儲器162和/或163中。例如，響應(yīng)于中斷信號INT從低電壓電平轉(zhuǎn)換到高電壓電平，存儲控制器140可使信號nCE從高電壓電平轉(zhuǎn)換到低電壓電平。與信號nCE從高電壓電平轉(zhuǎn)換到低電壓電平同步，存儲控制器140將第一緩沖存儲器162和/或163的起始地址輸出到閃存160中。
響應(yīng)于信號nCE從高電壓電平轉(zhuǎn)換到低電壓電平，控制邏輯164將信號RDY轉(zhuǎn)換到高電壓電平?？刂七壿?64的地址發(fā)生器電路164c與時鐘信號CLK同步增加(如按順序增加)所接收的起始地址。將所產(chǎn)生的地址應(yīng)用于第一緩沖存儲器162。響應(yīng)于所接收的地址，第一緩沖存儲器162輸出數(shù)據(jù)。在RDY信號的高電平轉(zhuǎn)換時，存儲控制器140可從第一緩沖存儲器162中獲取數(shù)據(jù)，第一緩沖存儲器162可與時鐘信號CLK同步輸出。例如，存儲控制器140根據(jù)閃存160提供的RDY信號獲取數(shù)據(jù)。
接著，例如控制邏輯164可確定是否將第一存儲器162和/或163中的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140中，從而可以控制中斷信號INT。例如控制邏輯164可確定是否地址發(fā)生器電路164c產(chǎn)生的地址為第一緩沖存儲器162和/或163的最終地址。若地址發(fā)生器電路164c產(chǎn)生的地址不是第一緩沖存儲器162的最終地址，則控制邏輯164去激勵中斷信號INT。這表明還沒有將第一緩沖存儲器162的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140中。若地址發(fā)生器電路164c產(chǎn)生的地址是第一緩沖存儲器162的最終地址，則控制邏輯164激勵中斷信號INT。這表明已將第一緩沖存儲器162的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140中。
例如，在tH1周期中，將第一緩沖存儲器162中存儲的數(shù)據(jù)傳送到存儲控制器140中。若已將第一緩沖存儲器162中的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140中，則控制邏輯164通過從高電壓電平轉(zhuǎn)換到低電壓電平激勵中斷信號INT。響應(yīng)于中斷信號INT的激勵，存儲控制器140去激勵nCE信號。在nCE信號從低電壓電平轉(zhuǎn)換到高電壓電平時，RDY信號轉(zhuǎn)換到高阻抗?fàn)顟B(tài)。
在緩沖器傳送時間tT2之后，當(dāng)將tT2周期內(nèi)所讀數(shù)據(jù)傳送到第二緩沖存儲器163時，去激勵中斷信號INT。當(dāng)中斷信號INT無效時，存儲控制控制器140將nCE信號從高電壓電平轉(zhuǎn)換到低電壓電平。根據(jù)nCE信號的低電壓電平轉(zhuǎn)換時，RDY信號從高阻抗?fàn)顟B(tài)轉(zhuǎn)換到高電壓電平。以與上述第一緩沖存儲器162相同或幾乎相同的方式，將第二緩沖存儲器163中存儲的數(shù)據(jù)與時鐘信號CLK同步傳送到存儲控制器140中。
以上述相同或幾乎相同的方式，將所選擇存儲塊的剩余頁面中的數(shù)據(jù)傳送到存儲控制器140中。
圖9中，當(dāng)nCE信號無效時，CPU使用系統(tǒng)總線，且可提高總線使用效率。
如圖9所示，可將寄存器164a設(shè)為讀取給定量的數(shù)據(jù)(如任何存儲塊中存儲的所有或幾乎所有數(shù)據(jù))，且在控制邏輯164的控制之下執(zhí)行(如自動執(zhí)行)非易失性存儲核心160的同步突發(fā)塊讀取操作和/或緩存讀操作。例如，無需重新設(shè)置寄存器164a和/或無需CPU 110介紹入，就可執(zhí)行非易失性存儲核心160的同步突發(fā)塊讀取操作和/或緩存讀操作。例如，存儲控制器140根據(jù)RDY信號可獲取(如讀取、檢索等)所期望的數(shù)據(jù)量。這表明數(shù)據(jù)存儲在緩沖存儲器中，在將地址和/或命令信息傳送到閃存160之后無需任何介入。閃存160可執(zhí)行所有或幾乎所有的同步突發(fā)塊讀取操作，且可減少CPU 110的負(fù)擔(dān)。
圖10是描述根據(jù)本發(fā)明實(shí)施例的RDY信號變化的示例時序圖。
參照圖10，當(dāng)nCE信號轉(zhuǎn)換到低電壓電平時，RDY信號從高阻抗?fàn)顟B(tài)變?yōu)楦唠妷弘娖健Ｔ跁r鐘信號CLK的下一個周期(如在時鐘信號CLK的第(n+2)個周期)，RDY信號轉(zhuǎn)換到低電壓電平。在另一示例中，當(dāng)nCE信號轉(zhuǎn)換到低電壓電平時(如虛線所示)，RDY信號轉(zhuǎn)換為低電壓電平。例如，在下一低電壓電平轉(zhuǎn)換的給定時間之后，RDY信號可轉(zhuǎn)換為高電壓電平。在nCE信號已轉(zhuǎn)換為低電壓電平之后，存儲控制器140可在給定的時間點(diǎn)(如第(n+5)或(n+6)周期)檢測RDY信號的高電壓電平。若在給定的時間點(diǎn)檢測到RDY信號的高電壓電平，則存儲控制器140可獲取(如讀取、檢索等)與時鐘信號CLK同步輸出的數(shù)據(jù)?？蓪DY信號用作指示信號，以指示當(dāng)存儲控制器140從緩沖存儲器獲取數(shù)據(jù)時的時間點(diǎn)。
在主機(jī)傳送時間tH比數(shù)據(jù)讀取時間tR長、且將第一和/或第二緩沖存儲器162和/或163中存儲的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140之前的示例中，將來自非非易失性存儲核心161的新數(shù)據(jù)寫入第一和/或第二緩沖存儲器162和/或163中。
為降低錯誤或存儲器故障的可能性，閃存160可控制數(shù)據(jù)讀取操作(tR)和/或緩沖器傳送操作(tT)。
例如，如圖11所示，控制邏輯164可控制非易失性存儲核心161和/或緩沖存儲器162和/或163，以便在主機(jī)傳送時間(tH1)過去之后執(zhí)行數(shù)據(jù)讀取操作(tR4)和緩沖器傳送操作(tT3)。
在未將第一緩沖存儲器162(如圖11中的S1)中存儲的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140的示例中，若執(zhí)行數(shù)據(jù)讀取操作tR4和緩沖器傳送操作tT3，將新數(shù)據(jù)寫入第一緩沖存儲器162中。在該示例中，在已將前一頁的所有或幾乎所有數(shù)據(jù)(如在tR1周期讀出的頁面數(shù)據(jù))從第一緩沖存儲器162傳送到存儲控制器140之后，將待存儲在第一緩沖存儲器162中的下一頁數(shù)據(jù)(如在tR3周期讀出的頁面數(shù)據(jù))傳送到第一緩沖存儲器162中。類似地，以與第一緩沖存儲器162相同或幾乎相同的方式執(zhí)行第二緩沖存儲器163的緩沖器傳送操作。
在根據(jù)本發(fā)明實(shí)施例的同步突發(fā)塊讀取操作中，可根據(jù)地址發(fā)生器電路164c產(chǎn)生的地址確定是否已將緩沖存儲器中存儲的所有或幾乎所有數(shù)據(jù)傳送到存儲控制器140中。可是，應(yīng)理解可使用任何適當(dāng)方法來確定是否已傳送緩沖存儲器中存儲的所有或幾乎所有數(shù)據(jù)。
例如，存儲控制器140將起始地址提供給閃存160以獲取第一緩沖存儲器162中存儲的數(shù)據(jù)。地址發(fā)生器電路164c與時鐘信號CLK同步增加(如按順序增加)起始地址。在傳送所有或幾乎所有數(shù)據(jù)之前，存儲控制器140去激勵nCE信號。盡管仍可提供時鐘信號CLK，由于nCE信號去激勵(如轉(zhuǎn)換為高電壓電平)，將終止地址發(fā)生器電路164c的操作。當(dāng)?shù)刂钒l(fā)生器電路164c產(chǎn)生最終地址時(如圖9中的虛線所示)，存儲控制器140可提供最終地址給閃存160?？刂七壿?64根據(jù)可提供根據(jù)該地址控制下一數(shù)據(jù)讀取和/或緩沖器傳送操作。以相同或幾乎相同的方式執(zhí)行相繼的同步突發(fā)塊讀取操作和/或緩存讀取操作。
本發(fā)明的一個或多個實(shí)施例可支持多頁面編程方法，其中例如可同時對相同行和/或不同存儲器中的頁面編程?？梢耘c編程相同或幾乎相同的順序讀取由多頁面編程方法編程的頁面。例如，如圖12A所示，假定同時或幾乎同時對2個存儲平面MP0和MP1的相同行中的頁面編程，以圖12A中所標(biāo)示虛線的方式讀取相同行中的頁面。將所讀數(shù)據(jù)傳送到一個或多個緩沖存儲器中。
類似地，如圖12B中所示，盡管使用3種或以上的存儲器類型，可以圖12A所述相同或幾乎相同的方式讀取多頁面編程方法編程用的頁面。若多頁面編程方法中不執(zhí)行編程操作，如圖12C所示，可讀取任何存儲器類型中的頁面(如順序地)。
在本發(fā)明實(shí)施例中，存儲控制器140以去復(fù)用方式與閃存160通信，在其中地址和數(shù)據(jù)線分開?？墒?，應(yīng)理解本發(fā)明實(shí)施例不受公開方式限制。例如，可將存儲控制器140和閃存160配置為以復(fù)用方式通信，即地址和數(shù)據(jù)線共用。
在本發(fā)明實(shí)施例中，由閃存控制同步突發(fā)塊讀取操作可降低CPU負(fù)擔(dān)和/或提高將數(shù)據(jù)加載到存儲器中的速度。
盡管針對使信號、門電路等變?yōu)橛行Ш?或無效的特定電壓電平描述實(shí)施例，應(yīng)理解也可改用任何適當(dāng)?shù)碾妷弘娖胶?或邏輯信號。
盡管針對NMOS和/或PMOS晶體管描述本發(fā)明實(shí)施例，應(yīng)理解可改用任何適當(dāng)?shù)木w管(如NMOS，PMOS，CMOS等)。
盡管針對特定的存儲器(如PROM，EPROM，DRAM，SRAM等)描述實(shí)施例，應(yīng)理解可利用任何適當(dāng)?shù)拇鎯ζ鳌?br> 已描述本發(fā)明實(shí)施例?？墒?，應(yīng)理解本發(fā)明實(shí)施例不受所公開的實(shí)施例限制。相反，本說明書是要囊括不同修改和類似形式。因此，應(yīng)將附加權(quán)利要求中的范圍作為最廣的解釋，以包括所有這種修改和類似形式。
權(quán)利要求
1.一種存儲器，包括第一和第二緩沖存儲器；存儲核心，包括存儲塊，每個存儲塊具有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)；以及控制邏輯，具有用于存儲存儲核心的地址和命令信息的寄存器，控制存儲核心以便根據(jù)所存儲的地址和命令信息執(zhí)行所選擇存儲塊的數(shù)據(jù)讀取周期，控制第一和第二緩沖存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中，當(dāng)將頁面緩沖器中的所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中的至少一個沖存儲器中時，去激勵中斷信號，以及當(dāng)將第一和第二緩沖存儲器中至少一個沖存儲器的所有數(shù)據(jù)傳送到外部設(shè)備時，激勵中斷信號。
2.根據(jù)權(quán)利要求1的存儲器，其中地址和命令信息包括塊地址信息、頁面地址信息、頁面數(shù)信息和讀命令信息中的至少一個。
3.根據(jù)權(quán)利要求1的存儲器，其中響應(yīng)于芯片允許信號，控制邏輯輸出指示從第一和第二緩沖存儲器中至少其一中取得數(shù)據(jù)的時刻的就緒信號。
4.根據(jù)權(quán)利要求3的存儲器，其中當(dāng)中斷信號被去激勵時，激勵芯片允許信號，且當(dāng)中斷信號被激勵時，去激勵中斷信號。
5.根據(jù)權(quán)利要求3的存儲器，其中當(dāng)芯片允許信號被激勵時，第一和第二緩沖存儲器中至少一個緩沖存儲器中所存儲數(shù)據(jù)的起始地址被應(yīng)用到來自外部設(shè)備的控制邏輯。
6.根據(jù)權(quán)利要求1的存儲器，其中控制邏輯還包括地址發(fā)生器電路，其響應(yīng)于起始地址以及時鐘信號產(chǎn)生提供給第一和第二緩沖存儲器中至少一個緩沖存儲器的一組地址。
7.根據(jù)權(quán)利要求1的存儲器，其中控制邏輯根據(jù)地址發(fā)生器電路產(chǎn)生的地址確定是否已將第一和第二緩沖存儲器中至少一個緩沖存儲器的所有數(shù)據(jù)輸出到外部設(shè)備中。
8.根據(jù)權(quán)利要求1的存儲器，其中控制邏輯還包括糾錯校驗(yàn)電路，用于校驗(yàn)并糾正傳送給第一和第二緩沖存儲器中至少一個緩沖存儲器的數(shù)據(jù)錯誤。
9.根據(jù)權(quán)利要求8的存儲器，其中糾錯校驗(yàn)電路被配置以累積由寄存器中頁面地址信息和頁面數(shù)信息所指定的每個頁面的錯誤信息。
10.根據(jù)權(quán)利要求9的存儲器，其中外部設(shè)備校驗(yàn)在寄存器中累積的多位錯誤信息，并將具有多位錯誤的存儲塊作為壞塊。
11.根據(jù)權(quán)利要求8的存儲器，其中當(dāng)在傳送給第一和第二緩沖存儲器中至少一個緩沖存儲器的數(shù)據(jù)中接受了多位錯誤時，糾錯校驗(yàn)電路終止同步突發(fā)塊讀取操作，并通知多位錯誤的外部設(shè)備。
12.根據(jù)權(quán)利要求1的存儲器，其中所述存儲器為ONE_NAND閃存。
13.根據(jù)權(quán)利要求1的存儲器，其中每個數(shù)據(jù)讀取周期比將第一和第二緩沖存儲器中至少一個緩沖存儲器的所有數(shù)據(jù)傳送到外部設(shè)備的周期長。
14.根據(jù)權(quán)利要求1的存儲器，其中每個數(shù)據(jù)讀取周期比將第一和第二緩沖存儲器中至少一個緩沖存儲器的所有數(shù)據(jù)傳送到外部設(shè)備的周期短。
15.根據(jù)權(quán)利要求14的存儲器，其中控制邏輯控制存儲核心和第一和第二緩沖存儲器中至少一個緩沖存儲器，以便在將所有數(shù)據(jù)從第一和第二緩沖存儲器中至少一個緩沖存儲器傳送到外部設(shè)備之后，將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器之中。
16.一種數(shù)據(jù)處理系統(tǒng)，包括至少一個處理器；第一存儲器，其由第一控制器控制，以及第二存儲器，其由第二控制器控制，第二存儲器包括第一和第二緩沖存儲器；存儲核心，包括存儲塊，每個存儲塊具有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)；以及控制邏輯，具有用于存儲存儲核心的地址和命令信息的寄存器，控制存儲核心以便根據(jù)所存儲的地址和命令信息執(zhí)行對于選擇存儲塊的數(shù)據(jù)讀取周期，控制第一和第二緩沖存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中，當(dāng)將頁面緩沖器中的所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器時，去激勵中斷信號，以及當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有數(shù)據(jù)傳送到外部設(shè)備時，激勵中斷信號。
17.一種控制單元，包括寄存器，用于存儲用于讀取操作的存儲核心地址和命令信息；其中控制單元控制存儲核心，以便根據(jù)所存儲的地址和命令信息執(zhí)行所選擇存儲塊的數(shù)據(jù)讀取周期，控制第一和第二緩沖存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中，當(dāng)將頁面緩沖器中的所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器時，去激勵中斷信號，以及當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有數(shù)據(jù)傳送到外部設(shè)備時，激勵中斷信號。
18.一種控制存儲器的方法，該方法包括存儲存儲核心的地址和命令信息；根據(jù)所存儲的地址和命令信息，執(zhí)行用于所選擇存儲塊的數(shù)據(jù)讀取周期；在數(shù)據(jù)讀取周期將頁面緩沖器中的數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器；以及當(dāng)將頁面緩沖器中的所有數(shù)據(jù)傳送到第一和第二緩沖存儲器中至少一個緩沖存儲器時，去激勵中斷信號，或當(dāng)將第一和第二緩沖存儲器中至少一個緩沖存儲器中的所有數(shù)據(jù)傳送到外部設(shè)備時，激勵中斷信號。
19.一種數(shù)據(jù)處理系統(tǒng)，包括至少一個處理器；以及權(quán)利要求1的存儲器。
20.一種存儲器，包括第一和第二緩沖存儲器；存儲核心，包括存儲塊，每個存儲塊具有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)；以及控制單元；其中控制單元為權(quán)利要求17的控制單元。
21.一種數(shù)據(jù)處理系統(tǒng)，包括至少一個處理器；至少第一存儲器，其由第一控制器控制，以及第二存儲器，其由第二控制器控制，其中第二存儲器為權(quán)利要求20的存儲器。
22.一種控制單元，用于執(zhí)行權(quán)利要求18的方法。
23.一種存儲器，包括第一和第二緩沖存儲器；存儲核心，包括存儲塊，每個存儲塊具有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)；以及控制單元；其中控制單元為權(quán)利要求22的控制單元。
24.一種數(shù)據(jù)處理系統(tǒng)，包括至少一個處理器；至少第一存儲器，其由第一控制器控制，以及第二存儲器，其由第二控制器控制，其中第二存儲器為權(quán)利要求23的存儲器。
全文摘要
一種存儲器包括第一和第二緩沖存儲器以及存儲核心。存儲核心包括存儲塊，每個有多個頁面和頁面緩沖器，用于從所選擇的存儲塊中讀取數(shù)據(jù)?？刂七壿嬁刂频谝缓偷诙彌_存儲器以及存儲核心?？刂七壿嫼糜诖鎯Υ鎯诵牡牡刂泛兔钚畔⒌募拇嫫鳌？刂七壿嬁刂拼鎯诵?，以便根據(jù)所存儲的地址和命令信息，執(zhí)行針對所選擇存儲塊頁面的數(shù)據(jù)讀取周期?？刂七壿嬁刂频谝缓偷诙彌_存儲器以及存儲核心，以便在數(shù)據(jù)讀取周期中將頁面緩沖器中的數(shù)據(jù)傳送到第一和/或第二緩沖存儲器中。當(dāng)將頁面緩沖器中的數(shù)據(jù)傳送到第一和/或第二緩沖存儲器中時，控制邏輯使中斷信號變?yōu)闊o效，當(dāng)將第一和/或第二緩沖存儲器中的數(shù)據(jù)傳送到外部設(shè)備時，使中斷信號變?yōu)橛行А?br> 文檔編號G11C16/26GK1841297SQ200610067990
公開日2006年10月4日 申請日期2006年3月27日 優(yōu)先權(quán)日2005年4月1日
發(fā)明者趙顯德, 崔永準(zhǔn), 金泰均 申請人:三星電子株式會社