專利名稱：數(shù)據(jù)存儲裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)存儲裝置及其控制方法。
背景技術(shù)：
已知一種降低用來控制系統(tǒng)的控制器的驅(qū)動頻率(或者控制周期)的方法(例如，參見日本特開2002-7316)，作為降低系統(tǒng)的電力消耗的方法，其中，該系統(tǒng)包括作為數(shù)據(jù)存儲單元、用于存儲數(shù)據(jù)的存儲器(例如，DRAM(Dynamic RandomAccess Memory，動態(tài)隨機存取存儲器))。此外，已知一種通過禁止利用包括多個用于將數(shù)據(jù)傳送到存儲器和從存儲器接收數(shù)據(jù)的信號線的總線存取數(shù)據(jù)，并使存儲器執(zhí)行自刷新操作，來減少功耗的方法(例如，參見日本特開2003-59266)。此外，已知一種通過使存儲器執(zhí)行自刷新操作，并通過從備用輔助電源對該存儲器供電，從而在中斷對系統(tǒng)的供電時保持數(shù)據(jù)的方法(參見日本特開平7-334432)，其中，該系統(tǒng)包括作為數(shù)據(jù)存儲單元、用于存儲數(shù)據(jù)的存儲器(例如，DRAM)。然而，這些傳統(tǒng)的方法具有下面的缺點。
例如，根據(jù)日本特開2002-7316描述的方法，降低存儲器本身和用于控制該存儲器的控制器的驅(qū)動頻率，從而降低它們的功耗。然而，在對將控制器連接到存儲器的總線的多個信號線提供存儲器系統(tǒng)電源電壓(例如，2.5V)的中間電壓(例如，1.25V)的情況下，即使不以預(yù)定的驅(qū)動頻率驅(qū)動存儲器和控制器，電流仍可以從提供中間電壓的電源流到該多個信號線，因而產(chǎn)生對應(yīng)于該電流的功耗。此外，功耗取決于多個控制信號線中的每個所輸出的電壓的電平。例如，在將所有信號線的電壓設(shè)置得比中間電壓低的情況下，電流從電源流入所有信號線。順便提一句，已知一種DDR-SDRAM(Double Data RateSDRAM，雙數(shù)據(jù)速率SDRAM)采用的SSTL2(2.5V StubSeries Terminated Logic，殘余連續(xù)終結(jié)邏輯電路)接口，作為用于向存儲器系統(tǒng)提供電源電壓(例如，2.5V)的中間電壓(例如，1.25V)的接口。
根據(jù)日本特開2003-59266描述的方法，通過僅對存儲器提供電功率，可以減少功耗。然而，該方法的缺點是在控制器與存儲器之間傳送/接收數(shù)據(jù)花費時間。
根據(jù)日本特開平7-334432描述的方法，通過使存儲器執(zhí)行自刷新操作，還通過從備用輔助電源向存儲器提供電功率，以及通過使緩沖器處于高阻抗狀態(tài)，可以減少從位于控制器的輸出端的、將數(shù)據(jù)輸出到存儲器的緩沖器流入總線的電流。然而，該方法的缺點是在采用在接地電位(GND)與總線之間插入電阻器的方法的情況下，當通過包括多個信號線的總線執(zhí)行數(shù)據(jù)的發(fā)送和接收時，數(shù)據(jù)通信速率降低。

發(fā)明內(nèi)容
本發(fā)明是鑒于以上缺點而做出的，涉及一種改進的數(shù)據(jù)存儲裝置及其控制方法。
更具體地說，本發(fā)明涉及一種在判定總線的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)的情況下，能減少通過電壓供應(yīng)單元流入具有預(yù)定基準電壓的總線的電流量的數(shù)據(jù)存儲裝置及其控制方法。
根據(jù)本發(fā)明的一個方面，提供一種數(shù)據(jù)存儲裝置，包括數(shù)據(jù)存儲單元，用來存儲數(shù)據(jù)；多個緩沖器單元，用來通過總線將數(shù)據(jù)輸出到數(shù)據(jù)存儲單元，其中，該總線包括多個信號線，該多個緩沖器單元設(shè)在該多個信號線上；判定單元，用來判定該總線是否處于將數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的操作狀態(tài)；基準電壓供應(yīng)單元，用來對該多個信號線提供預(yù)定基準電壓；以及控制單元，用來在判定單元判定該總線的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)的情況下，控制該多個緩沖器單元將輸出狀態(tài)切換為預(yù)定輸出狀態(tài)，以通過基準電壓供應(yīng)單元減少在總線中流動的電流量。
根據(jù)本發(fā)明的另一方面，提供一種控制數(shù)據(jù)存儲裝置的方法，包括以下步驟判定步驟，其判定具有多個信號線的總線是否處于該總線將數(shù)據(jù)傳送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的操作狀態(tài)；以及控制步驟，其在判定步驟判定總線的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)的情況下，控制分別設(shè)在該多個信號線上的多個緩沖器單元將輸出狀態(tài)切換為預(yù)定輸出狀態(tài)，以通過用來向總線提供預(yù)定基準電壓的基準電壓供應(yīng)單元來減少在總線中流動的電流量。
根據(jù)下面參考附圖對典型實施例所做的詳細說明，本發(fā)明的其它特征顯而易見。


引入說明書并構(gòu)成說明書的一部分的附圖，示出了本發(fā)明的實施例，并與說明書一起解釋了本發(fā)明的原理。
圖1是示出根據(jù)本發(fā)明實施例的圖像處理裝置的結(jié)構(gòu)的方框圖。
圖2是示出包括內(nèi)置在主控制器1中的內(nèi)部電路的存儲器系統(tǒng)的結(jié)構(gòu)的方框圖。
圖3是示出SSTL2接口緩沖器121與DRAM2之間的連接結(jié)構(gòu)的示意圖。
圖4是示出在DRAM總線6處于操作狀態(tài)的情況下，多個輸出緩沖器121e和121g的輸出信號電平的示意圖。
圖5是示出在DRAM總線6處于非操作狀態(tài)的情況下，多個輸出緩沖器121e和121g的輸出信號電平的示意圖。
圖6是示出選擇器電路120對輸出到SSTL2接口緩沖器121的信號進行選擇的操作的流程圖。
圖7是示出DRAM控制器115從DRAM2讀取數(shù)據(jù)的操作的時序圖。
圖8是示出DRAM控制器115將數(shù)據(jù)寫入DRAM2的操作的時序圖。
圖9是示出DRAM2根據(jù)通過DRAM6從DRAM控制器115輸入的信號來執(zhí)行的操作的流程圖。
具體實施例方式
下面將參考附圖來詳細說明本發(fā)明的實施例。
圖1是示出根據(jù)本發(fā)明實施例的結(jié)構(gòu)的方框圖。
在圖1中，附圖標記100表示根據(jù)通過PSTN線(或公用電話線)從外部主計算機808或從與其相連的傳真機接收到的圖像數(shù)據(jù)進行圖像處理，并在例如紙張上形成圖像的圖像處理裝置。
在圖1中，附圖標記1表示內(nèi)置有CPU的主控制器。主控制器1還在其電路中內(nèi)置有圖像處理模塊，用于處理從CCD8(后面說明)接收的圖像數(shù)據(jù)；CPU111，適于控制整個主控制器1；外圍電路；以及與其它電路連接的各種接口電路。主控制器1具有16位通用總線7；DRAM總線6，用于將數(shù)據(jù)傳送到DRAM和從DRAM接收數(shù)據(jù)；掃描器接口800和打印機接口801，作為連接到外部裝置的接口。通用總線7連接到例如用于存儲主控制器1所使用的系統(tǒng)程序的ROM3和調(diào)制解調(diào)器4的裝置。
在圖1中，附圖標記2表示DRAM，其連接到DRAM總線6，且用作主控制器1的CPU111和圖像處理模塊的工作區(qū)和圖像數(shù)據(jù)保持存儲器。盡管各種DRAM可以用作DRAM2，但是在該實施例中采用DDR-SDRAM(雙數(shù)據(jù)速率SDRAM)，該DDR-SDRAM根據(jù)存儲器標準，通過使SDRAM的存儲器總線時鐘頻率加倍，可以實現(xiàn)高速存儲器傳送。DRAM總線6符合SSTL2(2.5V殘余連續(xù)終結(jié)邏輯電路)標準，且將電源電壓(例如，2.5V)的中間電壓(例如，1.25V)提供給信號線。順便提一句，根據(jù)SSTL2標準，信號電平等于或高于1.6V的DRAM總線6的每個信號線的電壓電平被視為高(H)電平，其中，1.6V比1.25V的基準電位電平(VREF)高0.35V。相反，信號電平等于或低于0.9V的DRAM總線6的每個信號線的信號電平被視為低(L)電平，其中，O.9V比基準電位電平低O.35V。
如圖1所示，掃描器接口800通過模擬前端(AFE)9連接到CCD8。CCD8讀取原稿作為圖像數(shù)據(jù)，然后，通過掃描器接口800將讀取的圖像數(shù)據(jù)傳送到主控制器1。打印機接口801連接到利用電子照相系統(tǒng)在紙張上形成圖像的打印機部分10。打印機部分10通過DRAM總線6和主控制器1，接收在DRAM2內(nèi)光柵化的圖像數(shù)據(jù)，然后根據(jù)接收到的圖像數(shù)據(jù)，在紙張上形成圖像。
如圖1所示，調(diào)制解調(diào)器4連接到與PSTN線(或公用電話線)相連的NCU(網(wǎng)絡(luò)控制單元)5。調(diào)制解調(diào)器4通過調(diào)制圖像數(shù)據(jù)，然后將調(diào)制后的圖像數(shù)據(jù)傳送到NCU5，可以通過PSTN線將從主控制器1接收的圖像數(shù)據(jù)傳送到外部傳真機。NCU5可以通過PSTN線接收從外部傳真機傳送的傳真數(shù)據(jù)。
在圖1中，附圖標記809表示網(wǎng)絡(luò)接口，該網(wǎng)絡(luò)接口是通過LAN(Local Area Network，局域網(wǎng))與主計算機808相連的電路。網(wǎng)絡(luò)接口809從外部主計算機808接收打印數(shù)據(jù)，該打印數(shù)據(jù)包括與要在圖像處理裝置100處理的圖像數(shù)據(jù)有關(guān)的信息。
在圖1中，附圖標記810表示操作面板，其根據(jù)操作員(或者用戶)的指令執(zhí)行各種設(shè)置操作，以根據(jù)表示圖像處理裝置100中的CCD8所讀取的原稿的數(shù)據(jù)，在打印機部分10中形成圖像。操作面板810采用例如觸摸屏系統(tǒng)，用于輸入與選項有關(guān)的信息，以選擇例如要形成的圖像的數(shù)量、形成圖像的濃度、以及CCD8讀取原稿的讀取分辨率(例如，300dpi或者600dpi)。
圖1所示的系統(tǒng)電源13將電壓提供給主控制器1、ROM3、調(diào)制解調(diào)器4、以及NCU5。終端電源(或者VT電源)14產(chǎn)生符合用于與DRAM(或DDR-SDRAM)2通信的SSTL2標準的中間電壓。將VT電源14產(chǎn)生的終端電壓施加到主控制器1和DRAM總線6的每個信號線。順便提一句，主控制器1將ACTIVE信號輸出到VT電源14。該ACTIVE信號用于判定主控制器1與DRAM2之間通過DRAM總線6的通信是否處于活動(active)狀態(tài)(即，判定裝置處于存取DRAM總線6的操作狀態(tài)，還是處于不存取DRAM總線6的非操作狀態(tài))。如果根據(jù)從主控制器1發(fā)送的該信號判定主控制器與DRAM2之間的通信是活動的，則VT電源14將終端電壓(例如，1.25V)提供給DRAM總線6。否則，VT電源14不對DRAM總線6提供電壓。
在圖1中，附圖標記11表示從系統(tǒng)電源13或二次電池803提供電壓的DRAM電源。當系統(tǒng)電源13處于接通狀態(tài)時，從系統(tǒng)電源13對DRAM電源11提供電壓，DRAM電源11對DRAM2提供用于驅(qū)動DRAM2的電壓。相反，當系統(tǒng)電源13處于斷開狀態(tài)時，從二次電池803對DRAM電源11提供電壓，DRAM電源11對DRAM2提供用于驅(qū)動DRAM2的電壓。順便提一句，二次電池803對DRAM2提供的電流的容量小于系統(tǒng)電源13提供的電流的容量。因此，在DRAM2處于自刷新模式時，二次電池803用作備用電源。
在圖1中，附圖標記12表示基準電源A，從DRAM電源11向其提供電壓，該基準電源A產(chǎn)生等于系統(tǒng)電源13所提供的電源電壓的一半、且用于判定SSTL2電平的基準電壓?；鶞孰娫碆15產(chǎn)生的電壓基本上等于基準電源A12產(chǎn)生的電壓。盡管從基準電源A12向基準電源B15提供電壓，以產(chǎn)生與基準電源A12產(chǎn)生的電壓相同的電壓，但是系統(tǒng)電源13用作用于使基準電源A12產(chǎn)生電壓的源電源。因此，當系統(tǒng)電源13處于斷開狀態(tài)時，不從系統(tǒng)電源13向基準電源B提供電壓，因此，基準電源B不產(chǎn)生等于系統(tǒng)電源13所提供的電源電壓的一半的基準電壓。電源B以這樣的方式構(gòu)成，以在系統(tǒng)電源13處于斷開狀態(tài)，且整個存儲器系統(tǒng)處于非操作狀態(tài)的情況下，防止從基準電壓B對主控制器1施加電壓。
在圖1中，附圖標記16表示復(fù)位電路，其用于監(jiān)控系統(tǒng)電源13輸出的電壓，并且當該電壓等于或低于預(yù)定值時，將通過延遲XPRE-RESET信號獲得的XPRE-RESET信號和XRESET信號傳送到主控制器1，從而提前通知主控制器1整個存儲器系統(tǒng)的電源處于斷開狀態(tài)。
接著，參考圖2來說明主控制器1的內(nèi)部電路。
圖2是示出包括內(nèi)置在主控制器1中的內(nèi)部電路的存儲器系統(tǒng)的結(jié)構(gòu)的方框圖。
圖2所示的CPU111控制整個主控制器1，該CPU111連接到用于在主控制器1的多個內(nèi)部電路中發(fā)送和接收數(shù)據(jù)和控制信號的系統(tǒng)總線123。
在圖2中，附圖標記112表示DMAC(A)，該DMAC(A)是控制電路，用于接收從掃描器接口800輸入、并由圖像處理模塊(A)804處理的圖像數(shù)據(jù)，并將輸入的圖像數(shù)據(jù)DMA(Direct Memory Access，直接存儲器存取)傳送到DRAM2。順便提一句，圖像處理模塊(A)804是具有執(zhí)行陰影(shading)校正功能的電路模塊(即，對從原稿讀取的主掃描方向(即，垂直于原稿輸送方向的方向)上的1行圖像數(shù)據(jù)進行亮度(brightness)校正)。
在圖2中，附圖標記113表示DMAC(B)，該DMAC(B)是控制電路，用于通過系統(tǒng)總線123將存儲在DRAM2內(nèi)的數(shù)據(jù)DMA傳送到圖像處理模塊(B)。順便提一句，圖像處理模塊(B)是具有例如如下功能的電路模塊對輸入的圖像數(shù)據(jù)進行預(yù)定的平滑處理，且將處理過的圖像數(shù)據(jù)傳送到打印機接口801，從而使打印機部分根據(jù)該圖像數(shù)據(jù)形成圖像。
在圖2中，附圖標記114表示DMAC(C)，該DMAC(C)是擴展單元，用于通過系統(tǒng)總線123將存儲在DRAM2內(nèi)的數(shù)據(jù)DMA傳送到圖像處理模塊(C)806。順便提一句，圖像處理模塊(C)806是具有例如如下功能的電路模塊對輸入的圖像數(shù)據(jù)進行圖像數(shù)據(jù)格式變換(例如，將位映像圖像數(shù)據(jù)變換為JPEG圖像數(shù)據(jù))，且將變換后的圖像數(shù)據(jù)傳送到DMAC(C)114，從而將變換后的圖像數(shù)據(jù)DMA傳送到DRAM2。
在圖2中，附圖標記115表示DRAM控制器，其對CPU111、DMAC(A)112、DMAC(B)113、以及DMAC(C)114向DRAM2發(fā)出的存取請求進行調(diào)解(arbitrate)，且控制對DRAM2的存取。
在圖2中，附圖標記122表示存取調(diào)解電路，在CPU111、DMAC(A)112、DMAC(B)113、以及DMAC(C)114同時對DRAM2發(fā)出存取請求的情況下，該電路112執(zhí)行如下控制操作判定在各DMAC分別發(fā)出的存取請求中哪個存取請求具有最高優(yōu)先權(quán)，并使存取請求具有最高優(yōu)先權(quán)的DMAC將數(shù)據(jù)DMA傳送到DRAM2。
在圖2中，附圖標記116表示空閑狀態(tài)判定電路，該電路116判定是否通過系統(tǒng)總線123連接到DRAM2的DMAC(A)～DMAC(C)中至少一個對DRAM2發(fā)出存取請求。如果通過系統(tǒng)總線123連接DRAM2的DMAC(A)～DMAC(C)中至少一個對DRAM2發(fā)出存取請求，則空閑狀態(tài)判定電路116將表示DRAM總線6處于操作狀態(tài)的信號輸出到選擇器電路120(后面說明)。如果通過系統(tǒng)總線123連接到DRAM2的DMAC(A)～DMAC(C)均未對DRAM2發(fā)出存取請求，則空閑狀態(tài)判定電路116將表示DRAM總線6處于非操作狀態(tài)的信號輸出到選擇器電路120。
在圖2中，附圖標記118表示存取控制電路，該電路118根據(jù)存取調(diào)解電路122所選擇的DMAC發(fā)出的、表示使用DRAM總線6的請求的信號，設(shè)置用于存取DRAM2的地址和各種控制信號的輸出電平，且將數(shù)據(jù)傳送到DRAM2。
在圖2中，附圖標記117表示緩沖器輸出設(shè)置電路，在DMAC(A)～DMAC(C)均未對DRAM2發(fā)出存取請求的非操作狀態(tài)下，該電路117設(shè)置SSTL2接口緩沖器121的每個緩沖器電路的輸出電平。該緩沖器輸出設(shè)置電路根據(jù)通過系統(tǒng)總線123從CPU111接收到的控制信號，設(shè)置每個緩沖器電路的輸出電平。
圖2所示的選擇器電路120根據(jù)從空閑狀態(tài)判定電路116接收的信號，選擇從存取控制電路118輸出的信號和從緩沖器輸出設(shè)置電路117輸出的信號之一作為輸出到SSTL2接口緩沖器121的信號。如果從空閑狀態(tài)判定電路116接收到表示DRAM總線6處于操作狀態(tài)的信號，則選擇器電路120使從存取控制電路118輸出的數(shù)據(jù)輸出到SSTL2接口緩沖器121。如果從空閑狀態(tài)判定電路116接收到表示D RAM總線6處于非操作狀態(tài)的信號，則選擇器電路120使從緩沖器輸出設(shè)置電路117輸出的數(shù)據(jù)輸出到SSTL2接口緩沖器121。
圖2所示的SSTL2接口緩沖器121用于接收從選擇器電路120輸出的信號，而且用于將所接收的信號輸出到DRAM總線6的多個信號線中的每個信號線。
在圖2中，附圖標記119表示活動狀態(tài)控制電路，該電路119將控制信號輸出到SSTL2接口緩沖器121，該控制信號用于使SSTL2接口緩沖器121的多個緩沖器電路的狀態(tài)在將信號輸出到DRAM總線6的活動狀態(tài)、和不將信號輸出到DRAM總線6的非活動狀態(tài)之間轉(zhuǎn)換。在活動狀態(tài)控制電路119通過系統(tǒng)總線123從CPU111接收到停止將信號從SSTL2接口緩沖器121輸出到DRAM總線6的控制信號的情況下，活動狀態(tài)控制電路119輸出控制信號，使SSTL2接口緩沖器121和DRAM總線6處于使SSTL2接口緩沖器121與DRAM總線6互相電隔離的狀態(tài)(即，高阻抗狀態(tài))。此外，在活動狀態(tài)控制電路119從復(fù)位電路16接收到XRESET信號的情況下，活動狀態(tài)控制電路119輸出控制信號，以使SSTL2接口緩沖器121和DRAM總線6處于高阻抗狀態(tài)。
順便提一句，活動狀態(tài)控制電路119通過系統(tǒng)總線123從CPU111接收到停止將信號從SSTL2接口緩沖器121輸出到DRAM總線6的控制信號的情況，是指主控制器1的CPU111判定應(yīng)該將圖像處理裝置100的狀態(tài)變?yōu)轭A(yù)定省電狀態(tài)的情況。在下面的情況(1)、(2)和(3)中，CPU111將用于停止對DRAM總線6輸出信號的控制信號傳送到活動狀態(tài)控制電路119。即，(1)CPU111判定網(wǎng)絡(luò)接口809在預(yù)定時間內(nèi)未通過LAN807從外部主計算機808接收到包括表示由圖像處理裝置100形成的圖像的圖像數(shù)據(jù)的打印數(shù)據(jù)。(2)CPU111判定NCU5在預(yù)定時間內(nèi)未通過PSTN線從外部傳真機接收到包括表示由圖像處理裝置100形成的圖像的圖像數(shù)據(jù)的打印數(shù)據(jù)。(3)CPU111判定操作面板810在預(yù)定時間內(nèi)未接收到操作員輸入的指令。
順便提一句，活動狀態(tài)控制電路119從復(fù)位電路16接收到XRESET信號的情況，是指響應(yīng)于商用電源對系統(tǒng)電源13提供電源電壓的中斷，復(fù)位電路16對活動狀態(tài)控制電路119輸出XRESET信號的情況，其中該中斷是由于使用設(shè)置在圖像處理裝置100內(nèi)、在操作狀態(tài)(即，電源接通)與非操作狀態(tài)(即，電源斷開)之間切換圖像處理裝置100的狀態(tài)的開關(guān)而引起的。
圖2示出XRESET信號連接到活動狀態(tài)控制電路119的情況。然而，該XRESET信號輸出到主控制器1的每個電路模塊，作為用于使整個主控制器1復(fù)位的復(fù)位信號。
接著，參考圖3來說明通過DRAM總線6連接的SSTL2接口緩沖器121與DRAM2之間的連接結(jié)構(gòu)。
圖3是示出SSTL2接口緩沖器121與DRAM2之間的連接結(jié)構(gòu)的示意圖。
在圖3中，附圖標記121a表示輸出緩沖器，該輸出緩沖器是用于使DRAM控制器115向DRAM 2輸出時鐘信號(CK)的緩沖器電路。附圖標記121b、121c、121d和121m也表示用于使DRAM控制器115向DRAM2輸出通過反轉(zhuǎn)時鐘信號(CK)而獲得的信號(/CK)、地址信號(AD)、控制命令信號(COMMAND)和時鐘啟動信號(CKE)的輸出緩沖器。
在圖3中，附圖標記121e和121g表示輸出緩沖器，分別使DRAM控制器115對DRAM2輸出數(shù)據(jù)信號(DQ)和數(shù)據(jù)選通信號(DQS)。附圖標記121i和121k也表示輸出緩沖器，它們與121e和121g具有相同的結(jié)構(gòu)，分別用于使DRAM控制器115對DRAM2輸出信號。
在圖3中，附圖標記121f和121h表示輸入緩沖器，分別使DRAM2對DRAM控制器115輸入數(shù)據(jù)信號(DQ)和數(shù)據(jù)選通信號(DQS)。附圖標記121j和121l也表示輸入緩沖器，它們與121f和121h具有相同的結(jié)構(gòu)，分別用于使DRAM2對DRAM控制器115輸入信號。
如圖3所示，控制信號從活動狀態(tài)控制電路119輸入到輸出緩沖器121a、121b、121c、121d、121e、121g、121i、121k和121m。在SSTL2接口緩沖器121的每個輸出緩沖器均未從活動狀態(tài)控制電路119接收到表示將信號輸出到DRAM總線6的控制信號(即，啟動信號)的狀態(tài)下，DRAM總線6的輸出緩沖器和每個信號線(6a～6h)均處于輸出緩沖器和DRAM總線6互相電分離的狀態(tài)(即，高阻抗狀態(tài))。因此，當輸出緩沖器處于高阻抗狀態(tài)下時，輸出緩沖器和DRAM總線6處于輸出緩沖器與DRAM總線6互相電分離的狀態(tài)。因此，關(guān)于當電流通過VT電源14流入輸出緩沖器時消耗的電功率，在高阻抗狀態(tài)下不消耗電功率。順便提一句，在SSTL2接口緩沖器121的每個輸出緩沖器接收到表示活動狀態(tài)控制電路119對DRAM總線6輸出信號的控制信號(即，啟動信號)的狀態(tài)下，輸出緩沖器和DRAM總線6的信號線處于輸出緩沖器與信號線互相電連接的狀態(tài)(即，低阻抗狀態(tài))。在該低阻抗狀態(tài)下，輸入到輸出緩沖器的信號被按原樣輸出到DRAM總線6的信號線6a～6h。
在圖3中，附圖標記301和302是電阻器。電阻器301a和302a串聯(lián)連接D RAM總線6的信號線6a。電阻器301b和302b串聯(lián)連接信號線6b。電阻器301c和302c串聯(lián)連接信號線6c。電阻器301d和302d串聯(lián)連接信號線6d。電阻器301e和302e串聯(lián)連接信號線6e。電阻器301f和302f串聯(lián)連接信號線6f。電阻器301g和302g串聯(lián)連接信號線6g。電阻器301h和302h串聯(lián)連接信號線6h。電阻器301i和302i串聯(lián)連接信號線6i。
在圖3中，附圖標記303表示用于將提供給DRAM總線6的信號線6a～6i的電壓上拉到終端電壓的電阻器。在圖3中，VT電源提供的電源電壓通過電阻器303a提供給信號線6a。該電源電壓通過電阻器303b提供給信號線6b。該電源電壓通過電阻器303c提供給信號線6c。該電源電壓通過電阻器303d提供給信號線6d。該電源電壓通過電阻器303e提供給信號線6e。該電源電壓通過電阻器303f提供給信號線6f。該電源電壓通過電阻器303g提供給信號線6g。該電源電壓通過電阻器303h提供給信號線6h。該電源電壓通過電阻器303i提供給信號線6i。
順便提一句，已經(jīng)對圖3所示的SSTL2接口緩沖器121進行了說明，該緩沖器121包括5個輸出緩沖器(121a～121d、121m)和4對輸入/輸出緩沖器(即，輸入/輸出緩沖器121e和121f、輸入/輸出緩沖器121g和121h、輸入/輸出緩沖器121i和121j、以及輸入/輸出緩沖器121k和121l)。然而，可以根據(jù)電路結(jié)構(gòu)選擇性地決定輸出緩沖器的數(shù)量和輸入/輸出緩沖器的數(shù)量。
接著，將參考圖4和圖5來說明以這樣的方式設(shè)置SSTL2接口緩沖器121的每個輸出緩沖器的輸出狀態(tài)，以在處于沒有對DRAM總線6的存取的非操作狀態(tài)下，降低對應(yīng)于DRAM總線6的每個信號線的功耗的方法。
圖4是示出在DRAM總線6處于操作狀態(tài)的情況下，多個輸出緩沖器121e和121g的輸出信號電平的示意圖。圖5是示出在DRAM總線6處于非操作狀態(tài)的情況下，多個輸出緩沖器121e和121g的輸出信號電平的示意圖。
順便提一句，如上所述，可以選擇性地設(shè)置SSTL2接口緩沖器121的輸出緩沖器的數(shù)量。然而，為了簡化說明，僅對兩個信號線6e和6f、以及僅兩個連接到這些信號線的輸出緩沖器121e和121g給出圖4和圖5的說明。
首先，在DRAM總線6的存取請求從CPU111、DMAC(A)112、DMAC(B)113和DMAC(C)中的至少一個輸入到存取調(diào)解電路122的情況下，空閑狀態(tài)判定電路116將表示DRAM總線6處于操作狀態(tài)的信號輸出到選擇器電路120。在這種情況下，選擇器電路120選擇信號，以使從存取控制電路118輸入到選擇器電路120的信號輸出到SSTL2接口緩沖器121的兩個輸出緩沖器121e和121g。順便提一句，在這種情況下，選擇器電路120不將從緩沖器輸出設(shè)置電路117輸入的信號輸出到接口緩沖器121的兩個輸出緩沖器121e和121g。
如圖4所示，這樣構(gòu)成輸出緩沖器，以便在當特定DMAC對DRAM總線6的存取請求結(jié)束時，兩個輸出緩沖器121e和121g的輸出電平均為L電平(即，低電平(例如，0))的情況下，由VT電源14對DRAM總線6施加符合SSTL2標準的、例如約1.25V(即，2.5V系統(tǒng)電源電壓的一半)的預(yù)定電壓。因此，電流從處于高電壓電平的VT電源14流入處于低電壓電平的每個輸出緩沖器121e和121g。然后，電流流入每個電阻器301e、303e、301f和303f，因而消耗電功率。
盡管當特定DMAC對DRAM總線6的存取請求結(jié)束時，輸出電平無需等于圖4所示的值，但是在通過保持圖4所示的輸出電平而使DRAM總線6處于非操作狀態(tài)的情況下，至少在DRAM總線6再次處于操作狀態(tài)之前，電流流入每個電阻器301e、303e、301f和303f。因此，消耗電功率。
因此，在第一實施例中，至少切換兩個輸出緩沖器121e和121g其中之一，以響應(yīng)DRAM總線6的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)。因此，盡可能多地減少了通過每個電阻器301e、303e、301f和303f流動的電流量。因此，減少了功耗。
如上所述，圖5是示出在DRAM總線6處于非操作狀態(tài)的情況下，多個輸出緩沖器121e和121g的輸出信號電平的示意圖。
如圖4所示，對DRAM總線6的存取請求從CPU111、DMAC(A)112、DMAC(B)113和DMAC(C)114中的至少一個輸入到存取調(diào)解電路122?？臻e狀態(tài)判定電路116將表示DRAM總線6處于操作狀態(tài)的信號輸出到選擇器電路120。之后，在CPU111、DMAC(A)112、DMAC(B)113和DMAC(C)114均未向存取調(diào)解電路122輸入對DRAM總線6的存取請求的情況下，空閑狀態(tài)判定電路116將表示DRAM總線6處于非操作狀態(tài)的信號輸出到選擇器電路120。在這種情況下，選擇器電路120選擇信號，以使從緩沖器輸出設(shè)置電路117輸入的信號輸出到SSTL2接口緩沖器121的兩個輸出緩沖器121e和121g。順便提一句，在這種情況下，選擇器電路120不將從存取控制電路118輸入的信號輸出到SSTL2接口緩沖器121的兩個輸出緩沖器121e和121g。
如圖5所示，在輸出緩沖器121e的輸出電平是L電平(即，低電平)、而輸出緩沖器121g的輸出電平是H電平(即，高電平(例如，2.5))、例如輸出緩沖器121e和121g的輸出特性互相相等、以及信號線6e的電阻值(即，電阻器301e和303e的合成電阻值)等于信號線6f的電阻值(即，電阻器301f和303f的合成電阻值)的情況下，電流僅從輸出電平為H的輸出緩沖器121g流入輸出電平為L的輸出緩沖器121e。因此，來自VT電源14的電流不流入輸出緩沖器。
順便提一句，即使在輸出緩沖器121e和121g的輸出特性互相不同的情況下，或者即使在信號線6e的電阻值(即，電阻器301e和303e的合成電阻值)不等于信號線6f的電阻值(即，電阻器301f和303f的合成電阻值)的情況下，與將兩個輸出緩沖器的輸出電平設(shè)置為互相相等(即，圖4所示的L電平)的情況相比，仍能減少存儲器系統(tǒng)的功耗。
接著，將參考圖6來說明用于設(shè)置SSTL2接口緩沖器121的輸出緩沖器的輸出狀態(tài)，從而減少處于非操作狀態(tài)的DRAM總線的信號線上的功耗的方法，其中，如參考圖4和5所述，非操作狀態(tài)是指沒有對DRAM總線6的存取。
圖6是示出選擇器電路120對輸出到SSTL2接口緩沖器121的信號進行選擇的操作的流程圖。
在圖6的步驟S601中，選擇器電路120根據(jù)從空閑狀態(tài)判定電路116輸入的信號來判定DRAM總線6是否處于操作狀態(tài)。如果判定DRAM總線6處于操作狀態(tài)，則該操作進入步驟S602。如果判定DRAM總線6處于非操作狀態(tài)，則該操作進入步驟S603。
在圖6的步驟S602中，因為DRAM總線6處于操作狀態(tài)，而且有CPU111、DMAC(A)112、DMAC(B)113和DMAC(C)114中的至少一個對DRAM總線6的存取請求，因此，選擇器電路120選擇信號，以使從存取控制電路118輸入的信號輸出到SSTL2的接口緩沖器121。
在圖6的步驟S603中，因為DRAM總線6處于非操作狀態(tài)，而且沒有CPU111、DMAC(A)112、DMAC(B)113和DMAC(C)114對DRAM總線6的存取請求，因此，選擇器電路120選擇信號，以使從緩沖器輸出設(shè)置電路117輸入的信號輸出到SSTL2接口緩沖器121。
從圖6的流程圖可以看出，當DRAM總線6處于操作狀態(tài)時，從存取控制電路118輸入的信號輸出到SSTL2接口緩沖器121。此外，響應(yīng)于DRAM總線6的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)(即，如果在步驟S601為是，則執(zhí)行并結(jié)束步驟S602的處理過程，此后，如果在步驟S601為否，則DRAM總線6的狀態(tài)發(fā)生變化)，使輸出緩沖器的輸出狀態(tài)(或電平)處于由緩沖器輸出設(shè)置電路117設(shè)置的預(yù)定輸出狀態(tài)。
如上所述，響應(yīng)于DRAM總線6的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)，使輸出緩沖器的輸出狀態(tài)(或電平)處于由緩沖器輸出設(shè)置電路117設(shè)置的預(yù)定輸出狀態(tài)。因此，可以在通過保持DRAM總線6的活動狀態(tài)(即，輸出緩沖器和DRAM總線6互相電連接的狀態(tài))來準備響應(yīng)對DRAM總線6的后續(xù)存取請求的同時，減少通過VT電源14流入DRAM總線6的電流量。
順便提一句，為了簡化說明，僅對兩個信號線6e和6f、以及僅兩個連接到這些信號線的輸出緩沖器121e和121g給出圖4～圖6的說明。然而，本發(fā)明可以應(yīng)用于具有給定數(shù)量的輸出緩沖器，例如圖3所示的9個輸出緩沖器的存儲器系統(tǒng)。在這種情況下，響應(yīng)于DRAM總線6的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)，在9個輸出緩沖器中設(shè)置最佳輸出值。然后，該裝置在保持DRAM總線6的活動狀態(tài)的同時，準備響應(yīng)對DRAM總線6的后續(xù)存取請求。因此，根據(jù)該存儲器系統(tǒng)，可以使通過VT電源14流入D RAM總線6的電流量最小化。
例如，在圖3所示的9個輸出緩沖器的輸出特性互相相等，并且分別對應(yīng)于9個輸出緩沖器的9個信號線6a～6i的電阻值特性(或合成電阻值)互相相等的情況下，在該9個輸出緩沖器中，將給定的5個輸出緩沖器的輸出電平設(shè)置為H電平(或高電平)。其它4個輸出緩沖器的輸出電平設(shè)置為L電平(或低電平)。因此，能在不允許電流從VT電源14流入DRAM總線6的情況下降低功耗。可選地，可以將給定的4個輸出緩沖器的輸出電平設(shè)置為H電平(或高電平)。其它5個輸出緩沖器的輸出電平設(shè)置為L電平(或低電平)。因此，能在不允許電流從VT電源14流入DRAM總線6的情況下降低功耗。即使在9個輸出緩沖器的輸出特性互相不同，而且9個信號線6a～6i的電阻值特性(即，合成電阻值)互相不同的情況下，可預(yù)先研究9個輸出緩沖器的輸出電平的何種組合可以使從VT電源14流入DRAM總線6的電流量最小，然后，將這種情況下的輸出緩沖器的輸出電平設(shè)置為由緩沖器輸出設(shè)置電路117輸出的信號的信號電平。
順便提一句，代替預(yù)先研究9個輸出緩沖器的輸出電平的何種組合可以使從VT電源14流入DRAM總線6的電流量最小，例如，建議提供用于檢測從VT電源14流入DRAM總線6的電流量的電流傳感器，在由緩沖器輸出設(shè)置電路輸出的信號的多個組合中，CPU111根據(jù)電流傳感器的檢測結(jié)果來判定使功耗最小的輸出緩沖器的輸出狀態(tài)的組合，并且由緩沖器輸出設(shè)置電路117保持該使功耗最小的輸出緩沖器的輸出狀態(tài)的組合。
圖3示出輸出緩沖器的數(shù)量是奇數(shù)(即9)的情況。然而，在輸出緩沖器的數(shù)量是偶數(shù)，以及多個輸出緩沖器的輸出特性互相相等的情況下，通過將一半輸出緩沖器的輸出電平設(shè)置為H(高電平)，且將另一半輸出緩沖器的輸出電平設(shè)置為L電平(低電平)，能在不允許電流從VT電源14流入DRAM總線6的情況下降低功耗。
接著，參考圖7和圖8的時序圖來說明D RAM控制器115從DRAM2讀取數(shù)據(jù)和將數(shù)據(jù)寫入DRAM2的操作。
圖7是示出DRAM控制器115從DRAM2讀取數(shù)據(jù)的操作的時序圖。圖8是示出DRAM控制器115將數(shù)據(jù)寫入DRAM2的操作的時序圖。
在圖7中，附圖標記T0～T8表示分別對應(yīng)于時鐘信號(CK)的周期的時刻，且表示該圖示出每個循環(huán)總共8個周期。
普通SDRAM(即，SDR-SDRAM)在每個時鐘循環(huán)執(zhí)行一次數(shù)據(jù)輸入/輸出操作。然而，DDR-SDRAM在每個半時鐘循環(huán)(或每半個周期)執(zhí)行一次數(shù)據(jù)輸入/輸出操作。因此，DDR-SDRAM以兩倍于普通SDRAM的輸入/輸出速度執(zhí)行數(shù)據(jù)的輸入/輸出。
在圖7所示的時刻T1，DRAM控制器115通過信號線6d將讀取命令傳送到DRAM2。然后，DRAM控制器115響應(yīng)于數(shù)據(jù)選通信號DQS的信號電平從高電平變化或變?yōu)楦唠娖?，從時刻T3讀取數(shù)據(jù)信號DQ。當在時刻T5結(jié)束從DRAM2讀取數(shù)據(jù)信號時，空閑狀態(tài)判定電路116判定DRAM總線6處于非操作狀態(tài)。在時刻T7，從空閑狀態(tài)判定電路116輸出到選擇器電路120的控制信號的信號電平從低電平變?yōu)楦唠娖健ｍ槺闾嵋痪?，在通過一個時鐘循環(huán)(或一個周期)輸入READ命令之前，在T0循環(huán)執(zhí)行使由選擇器電路120輸出到SSTL2接口緩沖器121的信號從由緩沖器輸出設(shè)置電路117輸出的信號變?yōu)橛纱嫒】刂齐娐?18輸出的信號的操作。當重新從CPU111、DMAC(A)112、DMAC(B)113或者DMAC(C)114訪問DRAM總線6時，這可抑制延遲的發(fā)生。
在圖8中，附圖標記T0～T8表示分別對應(yīng)于時鐘信號(CK)的周期的時刻，且表示該圖示出每個循環(huán)總共8個周期。
在圖8所示的時刻T1，DRAM控制器115通過信號線6d將寫入命令傳送到DRAM2。然后，DRAM控制器115響應(yīng)于數(shù)據(jù)選通信號DQS的信號電平從高電平變化或變?yōu)楦唠娖?，從時刻T2寫入數(shù)據(jù)信號DQ。當在時刻T4結(jié)束向DRAM2寫入數(shù)據(jù)信號時，空閑狀態(tài)判定電路116判定DRAM總線6處于非操作狀態(tài)。在時刻T7，從空閑狀態(tài)判定電路116輸出到選擇器電路120的控制信號的信號電平從低電平變?yōu)楦唠娖?。順便提一句，在通過一個時鐘循環(huán)(或一個周期)輸入WRITE命令之前，在T0循環(huán)執(zhí)行使由選擇器電路120輸出到SSTL2接口緩沖器121的信號從由緩沖器輸出設(shè)置電路117輸出的信號變?yōu)橛纱嫒】刂齐娐?18輸出的信號的操作。當重新從CPU111、DMAC(A)112、DMAC(B)113或者DMAC(C)114訪問DRAM總線6時，這可抑制延遲的發(fā)生。
圖4～8示出活動狀態(tài)控制電路119輸出表示DRAM總線6處于執(zhí)行輸入/輸出信號的操作的活動狀態(tài)的信號的情況。然而，在活動狀態(tài)控制電路119輸出表示DRAM總線6處于不執(zhí)行輸入/輸出信號的操作的非活動狀態(tài)的信號的情況下，執(zhí)行圖9所示的如下操作。
圖9是示出DRAM2根據(jù)通過DRAM6從DRAM控制器115輸入的信號來執(zhí)行的操作的流程圖。
在圖9的步驟S901，DRAM2判定通過信號線6i輸入到DRAM2的CKE信號是否是活動的(即，在當該信號具有高電平時，該信號是活動的情況下，DRAM2判定CKE信號的信號電平是否為H電平(高電平))。如果該信號是活動的，則操作進入步驟S902。否則，該操作進入步驟S904。
順便提一句，在DRAM控制器115將表示CKE信號處于活動狀態(tài)的信號變?yōu)楸硎綜KE信號處于非活動狀態(tài)的信號的情況下，DRAM控制器115在信號改變之前，將表示由DRAM2執(zhí)行的操作變?yōu)樽运⑿虏僮鞯拿?即，自刷新命令)傳送到DRAM2。然后，在DRAM2從DRAM控制器115接收到自刷新命令的情況下，即使命令信號通過信號線6d輸入到DRAM2，DRAM2也不執(zhí)行對應(yīng)于該命令的操作。在DRAM2接收到自刷新命令之后，在取消自刷新操作的命令之前保持的自刷新狀態(tài)下，DRAM2不接受來自DRAM控制器115的命令。因此，DRAM2可以防止故障的發(fā)生。順便提一句，DRAM控制器115將自刷新命令傳送到DRAM2的情況是下面的情況(1)和(2)。即，(1)在CPU111將用于表示圖像處理裝置100的狀態(tài)變?yōu)榉腔顒訝顟B(tài)的信號傳送到活動狀態(tài)控制電路119，以使圖像處理裝置100的狀態(tài)變?yōu)槭‰娔Ｊ街埃珻PU111傳送自刷新命令。(2)CPU111響應(yīng)于CPU111從復(fù)位電路16接收到表示圖像處理裝置100的電源狀態(tài)從接通狀態(tài)變?yōu)閿嚅_狀態(tài)的XPRE-RESET信號，將自刷新命令傳送到DRAM2。
返回到圖3，附圖標記601表示FET，在主控制器1的活動狀態(tài)控制電路119輸出具有高電平、且表示DRAM總線6處于活動狀態(tài)的信號的情況下，該FET處于斷開狀態(tài)，在該活動狀態(tài)下，輸入/輸出信號。當FET601處于斷開狀態(tài)時，電流不流入電阻器602。輸出緩沖器121m處于允許輸出狀態(tài)。因此，將具有高電平、且表示CKE信號是活動的信號輸入到DRAM2。同時，在FET601處于接通狀態(tài)的情況下，電流流入電阻器602。輸出緩沖器121m處于禁用狀態(tài)。因此，盡管從VT電源14對其提供電壓，仍將信號線6i的信號電平保持在由電阻器303i和電阻器602的電阻值決定的預(yù)定保持電壓(即，低電平)。因此，當DRAM總線6處于非活動狀態(tài)時，用于輸出CKE信號的信號線6i的電壓電平保持在預(yù)定保持電壓(即，低電平)。因此，盡管DRAM總線6處于非活動狀態(tài)，仍能防止由于噪聲而將具有高電平、且表示CKE信號是活動的信號錯誤地輸入到DRAM2。
返回到圖9，首先說明在步驟S901中DRAM2判定CKE信號為活動的情況下的步驟S902和S903。
在圖9所示的步驟S902中，DRAM2判定DRAM2是否通過信號線6d，通過DRAM控制器115接收到命令。如果判定DRAM2接收到命令，則該操作進入步驟S903。如果判定DRAM2未接收到命令，則該運行過程返回步驟S901。
然后，在圖9所示的步驟S903中，DRAM2執(zhí)行對應(yīng)于通過信號線6d從DRAM控制器115接收到的命令的處理。
接著，說明在圖9所示的步驟S901中，DRAM2判定CKE信號是非活動的情況下的步驟S904～S906。
在圖9所示的步驟S904中，DRAM2執(zhí)行自刷新操作。
下面說明DRAM2的自刷新操作。通常，DRAM通過將電荷存儲到DRAM中的存儲元件上來保持DRAM中的信息。在DRAM中，通過在每個存儲元件上存在/不存在電荷來表示1位信息。因此，當失去存儲元件上的電荷時，信息也會丟失。即，發(fā)生數(shù)據(jù)丟失。然而，DRAM的每個存儲元件的特性在于在放置DRAM的每個存儲元件的電荷而不執(zhí)行電荷保持操作的情況下，電荷從DRAM泄漏形成電流，在經(jīng)歷預(yù)定時間后，每個存儲元件上的電荷消失。因此，需要周期性地對存儲元件執(zhí)行再充電操作，以防止數(shù)據(jù)丟失。該操作被稱為“刷新操作”。順便提一句，基本上，由用來控制DRAM的存儲器控制器(對應(yīng)于DRAM控制器)周期性地對DRAM(對應(yīng)于DRAM2)的存儲元件執(zhí)行刷新操作。同時，在DRAM總線6處于非活動狀態(tài)的情況下，DRAM控制器115不能使DRAM2執(zhí)行刷新操作。因此，DRAM2本身通過使用輔助電源(對應(yīng)于二次電池803)來執(zhí)行刷新操作。該操作被稱為“自刷新操作”(或“自刷新模式”)。
順便提一句，在DRAM控制器115在步驟S901將表示CKE信號是非活動的信號輸出到DRAM2之前，將用于使DRAM2執(zhí)行自刷新操作的命令傳送到DRAM2。在傳送了該命令之后，DRAM控制器115進行控制，以禁止存取DRAM2。
在圖9所示的步驟S905中，DRAM2判定CKE信號是否是活動的。如果是活動的，則該操作進入步驟S906。否則(即，如果是非活動的)，則該操作進入步驟S904。
在圖9所示的步驟S906中，DRAM2判定DRAM2是否通過信號線6d從DRAM控制器115接收到表示自刷新操作被取消的命令信號。順便提一句，DRAM控制器115將CKE信號設(shè)置為表示活動狀態(tài)的信號。之后，在經(jīng)歷足以使VT電源14輸出預(yù)定輸出電壓的預(yù)定時間之后，DRAM控制器115將表示自刷新操作被取消的命令信號傳送到DRAM2。順便提一句，如果在步驟S906中DRAM2判定DRAM2未接收到表示自刷新操作被取消的命令信號，則該操作返回到DRAM2執(zhí)行自刷新操作的步驟S904。
如上所述，在DRAM總線6的狀態(tài)從活動狀態(tài)變更為非活動狀態(tài)之前，響應(yīng)于來自DRAM控制器115的自刷新命令，DRAM2的狀態(tài)變?yōu)閳?zhí)行自刷新操作的模式。在DRAM總線6的狀態(tài)從非活動狀態(tài)變?yōu)榛顒訝顟B(tài)之后，響應(yīng)于來自DRAM控制器115的自刷新操作取消命令，DRAM2取消自刷新操作。因此，通過適當執(zhí)行刷新操作和自刷新操作，本發(fā)明可提供能可靠保持存儲在存儲器系統(tǒng)中的數(shù)據(jù)的存儲器系統(tǒng)，而不引起故障。
盡管參考典型實施例對本發(fā)明進行了說明，但應(yīng)當理解，本發(fā)明并不局限于所說明的典型實施例。以下權(quán)利要求的范圍應(yīng)做最寬的解釋，以覆蓋全部修改、等效結(jié)構(gòu)和功能。
權(quán)利要求
1.一種數(shù)據(jù)存儲裝置，包括數(shù)據(jù)存儲單元，用來存儲數(shù)據(jù)；多個緩沖器單元，用來通過總線將數(shù)據(jù)輸出到數(shù)據(jù)存儲單元，其中，該總線包括多個信號線，該多個緩沖器單元設(shè)在該多個信號線上；判定單元，用來判定該總線是否處于將數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的操作狀態(tài)；基準電壓供應(yīng)單元，用來對該多個信號線提供預(yù)定基準電壓；以及控制單元，用來在判定單元判定該總線的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)的情況下，控制該多個緩沖器單元將輸出狀態(tài)切換為預(yù)定輸出狀態(tài)，以通過基準電壓供應(yīng)單元減少在總線中流動的電流量。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)存儲裝置，其特征在于，還包括電源電壓供應(yīng)單元，用來對數(shù)據(jù)存儲裝置提供預(yù)定電源電壓，其中，由基準電壓供應(yīng)單元提供的預(yù)定基準電壓約為由該電源電壓供應(yīng)單元提供的電源電壓的一半。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)存儲裝置，其特征在于，還包括輸出狀態(tài)存儲單元，用來存儲與預(yù)定輸出狀態(tài)有關(guān)的信息，其中，控制單元根據(jù)存儲在該輸出狀態(tài)存儲單元中的、與預(yù)定輸出狀態(tài)有關(guān)的信息，來控制多個緩沖器單元將輸出狀態(tài)切換為預(yù)定輸出狀態(tài)。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)存儲裝置，其特征在于，還包括第二判定單元，用來判定總線是否處于允許總線將數(shù)據(jù)傳送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的活動狀態(tài)，以及控制單元在第二判定單元判定總線未處于活動狀態(tài)的情況下，使多個緩沖器單元的輸出狀態(tài)為高阻抗狀態(tài)。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)存儲裝置，其特征在于數(shù)據(jù)存儲單元是用來執(zhí)行預(yù)定刷新操作以保持數(shù)據(jù)的DRAM，以及該數(shù)據(jù)存儲裝置還包括傳送單元，用來通過總線將使DRAM執(zhí)行刷新操作的信號傳送到DRAM。
6.根據(jù)權(quán)利要求5所述的數(shù)據(jù)存儲裝置，其特征在于DRAM在根據(jù)通過總線輸入的、使DRAM執(zhí)行刷新操作的信號來執(zhí)行刷新操作的第一刷新模式和不使用使DRAM執(zhí)行刷新操作的信號來執(zhí)行刷新操作的第二刷新模式中的一個模式下，執(zhí)行刷新操作。
7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存儲裝置，其特征在于傳送單元響應(yīng)于總線的狀態(tài)從活動狀態(tài)到非活動狀態(tài)的變化，傳送將第一刷新模式切換為第二刷新模式的信號。
8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)存儲裝置，其特征在于響應(yīng)于總線的狀態(tài)從活動狀態(tài)到非活動狀態(tài)的變化，基準電壓供應(yīng)單元的狀態(tài)從基準電壓供應(yīng)單元向總線提供基準電壓的供應(yīng)狀態(tài)變?yōu)榛鶞孰妷汗?yīng)單元不向總線提供基準電壓的非供應(yīng)狀態(tài)。
9.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存儲裝置，其特征在于；在DRAM在第二刷新模式下執(zhí)行刷新操作的情況下，DRAM不響應(yīng)通過傳送單元輸入的信號而執(zhí)行刷新操作。
10.一種控制數(shù)據(jù)存儲裝置的方法，包括以下步驟判定步驟，其判定具有多個信號線的總線是否處于該總線將數(shù)據(jù)傳送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的操作狀態(tài)；以及控制步驟，其在判定步驟判定總線的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)的情況下，控制分別設(shè)在該多個信號線上的多個緩沖器單元將輸出狀態(tài)切換為預(yù)定輸出狀態(tài)，以通過用來向總線提供預(yù)定基準電壓的基準電壓供應(yīng)單元來減少在總線中流動的電流量。
11.根據(jù)權(quán)利要求10所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于向數(shù)據(jù)存儲裝置提供預(yù)定電源電壓，其中，預(yù)定基準電壓約為電源電壓的一半。
12.根據(jù)權(quán)利要求10所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于，還包括以下步驟存儲步驟，其存儲與預(yù)定輸出狀態(tài)有關(guān)的信息，其中，根據(jù)在存儲步驟存儲的與預(yù)定輸出狀態(tài)有關(guān)的信息，執(zhí)行控制步驟。
13.根據(jù)權(quán)利要求10所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于，還包括以下步驟第二判定步驟，其判定總線是否處于允許總線將數(shù)據(jù)傳送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的活動狀態(tài)，其中，控制步驟包括以下步驟在第二判定步驟判定總線未處于活動狀態(tài)的情況下，使多個緩沖器單元的輸出狀態(tài)為高阻抗狀態(tài)。
14.根據(jù)權(quán)利要求10所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于數(shù)據(jù)存儲單元是用來執(zhí)行預(yù)定刷新操作以保持數(shù)據(jù)的DRAM，以及其中，該方法還包括傳送步驟，其通過總線傳送使該DRAM執(zhí)行預(yù)定刷新操作的信號。
15.根據(jù)權(quán)利要求14所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于，還包括以下步驟在根據(jù)在傳送步驟中傳送的、通過總線輸入的、使DRAM執(zhí)行刷新操作的信號來執(zhí)行刷新操作的第一刷新模式和不使用使DRAM執(zhí)行刷新操作的信號來執(zhí)行刷新操作的第二刷新模式中的一個模式下，刷新DRAM。
16.根據(jù)權(quán)利要求15所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于傳送步驟包括響應(yīng)于總線的狀態(tài)從活動狀態(tài)到非活動狀態(tài)的變化，傳送將第一刷新模式切換為第二刷新模式的信號。
17.根據(jù)權(quán)利要求13所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于，還包括以下步驟響應(yīng)于在第二判定步驟中做出的、表示總線的狀態(tài)從活動狀態(tài)變?yōu)榉腔顒訝顟B(tài)的判定，來控制基準電壓供應(yīng)單元將狀態(tài)從基準電壓供應(yīng)單元向總線提供基準電壓的供應(yīng)狀態(tài)變?yōu)榛鶞孰妷汗╇妴卧幌蚩偩€提供基準電壓的非供應(yīng)狀態(tài)。
18.根據(jù)權(quán)利要求15所述的控制數(shù)據(jù)存儲裝置的方法，其特征在于刷新步驟包括在第二刷新模式下刷新DRAM的情況下，不響應(yīng)在傳送步驟中輸入的信號而執(zhí)行刷新操作的步驟。
全文摘要
本發(fā)明提供一種數(shù)據(jù)存儲裝置及其控制方法，該裝置能減少在總線中流動的電流量。該數(shù)據(jù)存儲裝置包括數(shù)據(jù)存儲單元，用來存儲數(shù)據(jù)；多個緩沖器單元，用來通過總線將數(shù)據(jù)輸出到數(shù)據(jù)存儲單元，其中，該總線包括多個信號線，該多個緩沖器單元設(shè)在該多個信號線上；判定單元，用來判定該總線是否處于將數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲單元和從數(shù)據(jù)存儲單元接收數(shù)據(jù)的操作狀態(tài)；基準電壓供應(yīng)單元，用來對該多個信號線提供預(yù)定基準電壓；控制單元，用來在判定單元判定該總線的狀態(tài)從操作狀態(tài)變?yōu)榉遣僮鳡顟B(tài)的情況下，控制該多個緩沖器單元將輸出狀態(tài)切換為預(yù)定輸出狀態(tài)，以通過基準電壓供應(yīng)單元減少在總線中流動的電流量。
文檔編號G11C11/401GK1744001SQ20051009390
公開日2006年3月8日 申請日期2005年8月31日 優(yōu)先權(quán)日2004年8月31日
發(fā)明者大谷篤志 申請人:佳能株式會社