一種基于魂芯一號的新型雷達信號處理器的制造方法
【專利摘要】本實用新型屬于雷達信號處理領域，特別涉及一種基于魂芯一號的新型雷達信號處理器。本實用新型包括FPGA單元，所述FPGA單元與第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元之間通過兩路4位的鏈路口雙向通信連接，第一數(shù)字信號處理芯片單元與第二數(shù)字信號處理芯片單元之間通過兩路4位的鏈路口雙向通信連接，所述FPGA單元與第一DDR2芯片單元、第二DDR2芯片單元、光纖單元、網(wǎng)絡單元之間雙向通信連接，所述第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元的型號均為中國電子科技集團公司第三十八研究所生產的BWDSP100的芯片。因此本實用新型優(yōu)化了系統(tǒng)的硬件架構，極大地縮短了數(shù)據(jù)的傳輸時間，降低了采購成本，便于大批量生產。
【專利說明】
一種基于魂芯一號的新型雷達信號處理器
技術領域
[0001]本實用新型屬于雷達信號處理領域，特別涉及一種基于魂芯一號的新型雷達信號處理器。
【背景技術】
[0002]目前，國內的雷達信號處理器多應用于數(shù)字信號處理運算的場合，已成功地應用于地面、艦載、機載、星載等領域，并以雙片DSP耦合加FPGA的硬件架構為主。在現(xiàn)有的幾種基于魂芯一號的雙片DSP耦合加FPGA硬件架構的信號處理器中，主要存在以下幾點缺陷:
[0003]1、采用兩片DSP芯片和DDR2芯片分別相連，由于DDR2芯片只有一路數(shù)據(jù)總線，無法在讀取數(shù)據(jù)運算的同時向DDR2芯片內存儲數(shù)據(jù)，為了保證輸入數(shù)據(jù)流的連續(xù)性，只能將數(shù)據(jù)先存儲在與FPGA相連的兩片靜態(tài)隨機存儲芯片SSRAM中進行乒乓操作，等待數(shù)據(jù)積累完成后，將所有數(shù)據(jù)通過鏈路口傳輸至DSP芯片，由于DSP芯片內部數(shù)據(jù)存儲空間不夠，則必須再存儲至DDR2芯片內，DSP芯片再依次讀取DDR2芯片相應地址上的內容進行計算，中間環(huán)節(jié)多，操作復雜，而且SSRAM讀寫速度是DDR2芯片的四分之一，在數(shù)據(jù)的傳輸環(huán)節(jié)上就浪費了大量的時間。
[0004]2、原有的信號處理平臺由于采用了 SSRAM這種靜態(tài)隨機存儲芯片，其成本是DDR2芯片的十倍以上，而且由于工藝原因SSRAM存儲容量一般較小，往往不能積累足夠多的數(shù)據(jù)，在許多場合的應用中會帶來相當?shù)牟槐?，而且原有的信號處理平臺上采用了大量即將停產或已經(jīng)停產的集成電路芯片，為大批量的生產采購造成了麻煩，大大提高了采購成本。
【實用新型內容】
[0005]本實用新型為了克服上述現(xiàn)有技術的不足，提供了一種基于魂芯一號的新型雷達信號處理器，本實用新型不僅優(yōu)化了系統(tǒng)的硬件架構，縮短了數(shù)據(jù)的傳輸時間，而且降低了成本，適合大批量生產。
[0006]為實現(xiàn)上述目的，本實用新型采用了以下技術措施:
[0007]一種基于魂芯一號的新型雷達信號處理器，包括FPGA單元，還包括與所述FPGA單元雙向通信連接的并且有用于進行數(shù)據(jù)存儲的第一 DDR2芯片單元、第二 DDR2芯片單元，所述FPGA單元與第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元之間雙向通信連接，所述第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元的型號均為中國電子科技集團公司第三十八研究所生產的BWDSP100的芯片；
[0008]所述第一數(shù)字信號處理芯片單元和第二數(shù)字信號處理芯片單元之間雙向通信連接；
[0009 ] 所述FPGA單元還與光纖單元、網(wǎng)絡單元之間雙向通信連接。
[0010]本實用新型還可以通過以下技術措施進一步實現(xiàn)。
[0011]優(yōu)選的，所述FPGA單元分別與第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元之間通過兩路4位的鏈路口連接，所述第一數(shù)字信號處理芯片單元與第二數(shù)字信號處理芯片單元之間通過兩路4位的鏈路口連接。
[0012]優(yōu)選的，所述FPGA單元的型號為美國Altera公司生產的EP4CGX150芯片。
[0013]優(yōu)選的，所述第一DDR2芯片單元、第二DDR2芯片單元的總線寬度均為64位。
[0014]進一步的，所述第一DDR2芯片單元、第二DDR2芯片單元的型號均為美國Micron公司生產的MT47H128M16HG芯片。
[0015]進一步的，所述第一DDR2芯片單元、第二DDR2芯片單元之間采用乒乓結構。
[0016]本實用新型的有益效果在于:
[0017]I )、摒棄了現(xiàn)有技術中的兩片DSP芯片和DDR2芯片分別相連的系統(tǒng)硬件架構，本實用新型包括FPGA單元，所述FPGA單元與第一 DDR2芯片單元、第二 DDR2芯片單元、第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元之間雙向通信連接，所述第一數(shù)字信號處理芯片單元和第二數(shù)字信號處理芯片單元之間雙向通信連接，本實用新型優(yōu)化了系統(tǒng)的硬件架構，極大地縮短了數(shù)據(jù)的傳輸時間，而且由于第一 DDR2芯片單元、第二 DDR2芯片單元之間采用乒乓結構，讀寫數(shù)據(jù)相互獨立，因此在運算過程中，可以不計入將數(shù)據(jù)寫入DDR2的時間。
[0018]2)、由于本實用新型不再使用較為昂貴的SSRAM器件，而是選用了DDR2存儲芯片，極大地降低了采購成本，便于大批量生產。
[0019]3)、所述FPGA單元分別與第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元之間通過兩路4位的鏈路口連接，所述第一數(shù)字信號處理芯片單元與第二數(shù)字信號處理芯片單元之間通過兩路4位的鏈路口連接，因此第一數(shù)字信號處理芯片單元、第二數(shù)字信號處理芯片單元既可以配置成并行處理模式也可以配置成流水處理模式，這樣靈活的配置方式可以給設計人員編寫程序帶來很大的便利，有效地提升本信號處理器的工作效率。
【附圖說明】
[0020]圖1為本實用新型的電路原理框圖；
[0021]圖2為本實用新型的數(shù)字信號處理芯片單元工作在流水工作模式時的數(shù)據(jù)流向圖；
[0022]圖3為本實用新型的數(shù)字信號處理芯片單元工作在并行工作模式時的數(shù)據(jù)流向圖。
[0023]圖中的附圖標記含義如下:
[0024]I — FPGA單元2—第一 DDR2芯片單元
[0025]3—第二 DDR2芯片單元4 一第一數(shù)字信號處理芯片單元
[0026]5—第二數(shù)字信號處理芯片單元 6—光纖單元
[0027]7—網(wǎng)絡單元
【具體實施方式】
[0028]下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例。基于本實用新型中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。
[0029]如圖1所示，一種基于魂芯一號的新型雷達信號處理器，包括FPGA單元I，還包括與所述FPGA單元I雙向通信連接的并且有用于進行數(shù)據(jù)存儲的第一 DDR2芯片單元2、第二 DDR2芯片單元3，所述FPGA單元I分別與第一數(shù)字信號處理芯片單元4、第二數(shù)字信號處理芯片單元5之間通過兩路4位的鏈路口雙向通信連接，所述第一數(shù)字信號處理芯片單元4與第二數(shù)字信號處理芯片單元5之間通過兩路4位的鏈路口連接，所述FPGA單元I還與光纖單元6、網(wǎng)絡單元7之間雙向通信連接。
[0030]所述第一數(shù)字信號處理芯片單元4、第二數(shù)字信號處理芯片單元5的型號均為中國電子科技集團公司第三十八研究所生產的BWDSP100的芯片;所述FPGA單元I的型號為美國Altera公司生產的EP4CGX150芯片;所述第一 DDR2芯片單元2、第二 DDR2芯片單元3的型號均為美國Micron公司生產的MT47H128M16HG芯片；且第一 DDR2芯片單元2、第二 DDR2芯片單元3的總線寬度均為64位。
[0031]所述第一 DDR2芯片單元2、第二 DDR2芯片單元3之間采用乒乓結構。
[0032]本實用新型在使用時，可以與現(xiàn)有技術中的軟件配合來進行使用。下面結合現(xiàn)有技術中的軟件對本實用新型的工作原理進行描述，但是必須指出的是:與本實用新型相配合的軟件不是本實用新型的創(chuàng)新部分，也不是本實用新型的組成部分。
[0033]如圖2所示，由光纖單元6輸入的數(shù)據(jù)被EP4CGX150芯片存入第一 DDR2芯片單元2中，而在數(shù)據(jù)流保持傳輸?shù)耐瑫r，數(shù)字信號處理芯片單元對已經(jīng)完成數(shù)據(jù)積累的第二DDR2芯片單元3上的數(shù)據(jù)進行讀取運算的操作。第二數(shù)字信號處理芯片單元5首先向EP4CGX150芯片發(fā)送讀取第二 DDR2芯片單元3的數(shù)據(jù)指令，并指定讀取的地址，EP4CGX150芯片讀取第二DDR2芯片單元3數(shù)據(jù)后通過Link 口將數(shù)據(jù)傳輸至第二數(shù)字信號處理芯片單元5，第二數(shù)字信號處理芯片單元5完成第一個步驟的運算后將中間結果傳輸至第一數(shù)字信號處理芯片單元4，再繼續(xù)讀取下一批地址上的數(shù)據(jù)進行新一輪的運算，此時第一數(shù)字信號處理芯片單元4對第二數(shù)字信號處理芯片單元5上一輪的中間運算結果進行下一個步驟的運算，運算完成后將運算結果通過Link 口傳輸至EP4CGX150芯片，EP4CGX150芯片則將結果打包通過網(wǎng)絡單元7傳輸至終端。當所有的數(shù)據(jù)運算完成后，第一數(shù)字信號處理芯片單元4和第二數(shù)字信號處理芯片單元5進入等待狀態(tài)，當?shù)谝?DDR2芯片單元2完成數(shù)據(jù)積累時，EP4CGX150芯片發(fā)送一個外部中斷給第二數(shù)字信號處理芯片單元5，通知其可以開始讀取第一 DDR2芯片單元2上的數(shù)據(jù)進行運算了，而此時新輸入的數(shù)據(jù)將存儲在第二DDR2芯片單元3中，這樣就完成了一整個運算周期的操作。
[0034]如圖3所示，由光纖單元6輸入的數(shù)據(jù)被EP4CGX150芯片存入第一DDR2芯片單元2中，而在數(shù)據(jù)流保持傳輸?shù)耐瑫r，數(shù)字信號處理芯片單元對已經(jīng)完成數(shù)據(jù)積累的第二DDR2芯片單元3上的數(shù)據(jù)進行讀取運算的操作。第二數(shù)字信號處理芯片單元5首先向EP4CGX150芯片發(fā)送讀取第二 DDR2芯片單元3的數(shù)據(jù)指令，并指定讀取的地址，EP4CGX150芯片讀取第二DDR2芯片單元3數(shù)據(jù)后通過Link 口將數(shù)據(jù)傳輸至第二數(shù)字信號處理芯片單元5，然后第一數(shù)字信號處理芯片單元4也向EP4CGX150芯片發(fā)送讀取第二 DDR2芯片單元3的數(shù)據(jù)指令，并指定讀取的地址，EP4CGX150芯片讀取第二 DDR2芯片單元3的數(shù)據(jù)通過Link 口傳輸至第一數(shù)字信號處理芯片單元4，第一數(shù)字信號處理芯片單元4、第二數(shù)字信號處理芯片單元5完成運算后，再將運算結果通過各自的Link 口傳輸至EP4CGX150芯片，EP4CGX150芯片則將結果打包通過網(wǎng)絡單元7傳輸至終端。當所有的數(shù)據(jù)運算完成后，第一數(shù)字信號處理芯片單元4和第二數(shù)字信號處理芯片單元5進入等待狀態(tài)，當?shù)谝籇DR2芯片單元2完成數(shù)據(jù)積累時，EP4CGX150芯片發(fā)送一個外部中斷給第二數(shù)字信號處理芯片單元5，通知其可以開始讀取第一DDR2芯片單元2上的數(shù)據(jù)進行運算了，而此時新輸入的數(shù)據(jù)將存儲在第二DDR2芯片單元3中，這樣就完成了一整個運算周期的操作。
【主權項】
1.一種基于魂芯一號的新型雷達信號處理器，包括FPGA單元(I)，其特征在于:還包括與所述FPGA單元(I)雙向通信連接的并且有用于進行數(shù)據(jù)存儲的第一 DDR2芯片單元(2)、第二 DDR2芯片單元(3)，所述FPGA單元(I)與第一數(shù)字信號處理芯片單元(4)、第二數(shù)字信號處理芯片單元(5)之間雙向通信連接，所述第一數(shù)字信號處理芯片單元(4)、第二數(shù)字信號處理芯片單元(5)的型號均為中國電子科技集團公司第三十八研究所生產的BWDSP100的芯片； 所述第一數(shù)字信號處理芯片單元(4)和第二數(shù)字信號處理芯片單元(5)之間雙向通信連接； 所述FPGA單元(I)還與光纖單元(6)、網(wǎng)絡單元(7)之間雙向通信連接。2.如權利要求1所述的一種基于魂芯一號的新型雷達信號處理器，其特征在于:所述FPGA單元(I)分別與第一數(shù)字信號處理芯片單元(4)、第二數(shù)字信號處理芯片單元(5)之間通過兩路4位的鏈路口連接，所述第一數(shù)字信號處理芯片單元(4)與第二數(shù)字信號處理芯片單元(5)之間通過兩路4位的鏈路口連接。3.如權利要求2所述的一種基于魂芯一號的新型雷達信號處理器，其特征在于:所述FPGA單元(I)的型號為美國Altera公司生產的EP4CGX150芯片。4.如權利要求1所述的一種基于魂芯一號的新型雷達信號處理器，其特征在于:所述第一DDR2芯片單元(2)、第二 DDR2芯片單元(3)的總線寬度均為64位。5.如權利要求1或4所述的一種基于魂芯一號的新型雷達信號處理器，其特征在于:所述第一DDR2芯片單元(2)、第二DDR2芯片單元(3)的型號均為美國Micron公司生產的MT47H128M16HG 芯片。6.如權利要求5所述的一種基于魂芯一號的新型雷達信號處理器，其特征在于:所述第一DDR2芯片單元(2)、第二 DDR2芯片單元(3)之間采用乒乓結構。
【文檔編號】G06F13/16GK205608712SQ201620244444
【公開日】2016年9月28日
【申請日】2016年3月24日
【發(fā)明人】張陽, 徐鵬來, 高仲輝, 方冰
【申請人】安徽四創(chuàng)電子股份有限公司