一種mbist時鐘優(yōu)化方法和裝置的制造方法
【專利摘要】本發(fā)明公開了一種mbist時鐘優(yōu)化方法和裝置，所述方法包括以下步驟：首先時鐘提供單元提供時鐘；而后運(yùn)行模式配置單元配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式；當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路；當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。由于功能邏輯電路和測試邏輯電路完全獨(dú)立分開，當(dāng)某一邏輯電路處于工作狀態(tài)時，另一邏輯電路可以完全關(guān)閉，從而大大降低了芯片進(jìn)行mbist測試時的功耗，增強(qiáng)了測試的穩(wěn)定性。
【專利說明】
一種mb i st時鐘優(yōu)化方法和裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及SOC芯片設(shè)計(jì)領(lǐng)域，特別涉及一種mbist時鐘優(yōu)化方法和裝置。
【背景技術(shù)】
[0002]MBIST即memory(內(nèi)存)內(nèi)建自測試，是目前芯片內(nèi)部memory的主要測試方法，它通過把測試向量生成電路和比較電路嵌入到芯片內(nèi)部，僅通過外圍簡單的幾個控制信號，啟動內(nèi)部的memory測試電路，自動實(shí)現(xiàn)對memory的測試，在測試結(jié)束后，自動輸出測試比較結(jié)果O
[0003]目前memory測試電路的工作時鐘都是直接共享功能邏輯模塊的時鐘，這樣做的好處是能直接復(fù)用功能電路的時鐘，不增加額外的時鐘結(jié)構(gòu)，但這也導(dǎo)致了在進(jìn)行memory測試的時候，其他非mbist測試電路(即功能模邏輯塊電路)的時鐘也在不停地翻轉(zhuǎn)，當(dāng)被測試芯片規(guī)模越大，測試頻率越高的時候，往往會出現(xiàn)功耗太高、測試供電不足等情況，影響測試的穩(wěn)定性。
[0004]以往的技術(shù)，如綜合階段所插入的時鐘門控單元(clockgating cell)，可以讓功能模塊中的很多邏輯在mbist測試的時候，處于休眠狀態(tài)，但是由于mbist復(fù)用了功能邏輯的時鐘樹(clock tree)，導(dǎo)致他們公共的時鐘樹部分無法關(guān)閉，由于時鐘樹在測試過程中會一直不停地進(jìn)行翻轉(zhuǎn)，而且同工作頻率正相關(guān)，所以這部分邏輯會在mbist測試時帶來比較大的功耗；同時，由于在生長時鐘樹的時候，如果SOC中包含了很多的memory，則對應(yīng)的mb i s t測試邏輯也相應(yīng)的增加，當(dāng)mb i s t邏輯占據(jù)了一定的比例，比如超過總邏輯的5 %的時候，會顯著的增加功能邏輯電路的時鐘樹長度。導(dǎo)致在功能工作模式下，時鐘樹上的功耗開銷增加，加大了功能工作模式下的電路的功耗。

【發(fā)明內(nèi)容】

[0005]為此，需要提供一種mbist時鐘優(yōu)化的技術(shù)方案，用以解決現(xiàn)有芯片由于mbist測試復(fù)用了功能邏輯電路的工作時鐘，導(dǎo)致在進(jìn)行mbist測試時功耗大、測試供電不足、測試不穩(wěn)定等問題。
[0006]為實(shí)現(xiàn)上述目的，發(fā)明人提供了一種mbist時鐘優(yōu)化裝置，所述裝置包括時鐘提供單元、運(yùn)行模式配置單元、邏輯電路控制單元、功能邏輯電路和測試邏輯電路;所述時鐘提供單元與運(yùn)行模式配置單元連接，所述運(yùn)行模式配置單元與邏輯電路控制單元連接，所述邏輯電路控制單元與功能邏輯電路連接，所述邏輯電路控制單元與測試邏輯電路連接；
[0007]所述時鐘提供單元用于提供時鐘；
[0008]所述運(yùn)行模式配置單元用于配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式；
[0009]當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元用于將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路；
[0010]當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元用于將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。
[0011]進(jìn)一步地，所述時鐘提供單元的數(shù)量為多個，所述裝置還包括時鐘選擇單元，所述時鐘提供單元與時鐘選擇單元連接，所述時鐘選擇單元用于從多個時鐘提供單元中選擇一時鐘提供單元，并根據(jù)運(yùn)行模式配置單元所配置的運(yùn)行模式，將所選擇的時鐘提供單元所提供的時鐘發(fā)送至配置的運(yùn)行模式對應(yīng)的邏輯電路。
[0012]進(jìn)一步地，多個時鐘提供單元按梯度分別提供的不同時鐘頻率的時鐘。
[00?3]進(jìn)一步地，所述時鐘提供單元的時鐘源為PLL。
[0014]發(fā)明人還提供了一種mbist時鐘優(yōu)化方法，所述方法應(yīng)用于mbist時鐘優(yōu)化裝置，所述裝置包括時鐘提供單元、運(yùn)行模式配置單元、邏輯電路控制單元、功能邏輯電路和測試邏輯電路;所述時鐘提供單元與運(yùn)行模式配置單元連接，所述運(yùn)行模式配置單元與邏輯電路控制單元連接，所述邏輯電路控制單元與功能邏輯電路連接，所述邏輯電路控制單元與測試邏輯電路連接;所述方法包括以下步驟:
[00?5]時鐘提供單元提供時鐘；
[0016]運(yùn)行模式配置單元配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式；
[0017]當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路；
[0018]當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。
[0019]進(jìn)一步地，所述時鐘提供單元的數(shù)量為多個，所述裝置還包括時鐘選擇單元，所述時鐘提供單元與時鐘選擇單元連接;所述方法包括:
[0020]時鐘選擇單元從多個時鐘提供單元中選擇一時鐘提供單元，并根據(jù)運(yùn)行模式配置單元所配置的運(yùn)行模式，將所選擇的時鐘提供單元所提供的時鐘發(fā)送至配置的運(yùn)行模式對應(yīng)的邏輯電路。
[0021]進(jìn)一步地，多個時鐘提供單元按梯度分別提供的不同時鐘頻率的時鐘。
[0022]進(jìn)一步地，所述時鐘提供單元的時鐘源為PLL。
[0023]上述技術(shù)方案所述的mbist時鐘優(yōu)化方法和裝置，所述方法應(yīng)用于mbist時鐘優(yōu)化裝置，所述裝置包括時鐘提供單元、運(yùn)行模式配置單元、邏輯電路控制單元、功能邏輯電路和測試邏輯電路;所述時鐘提供單元與運(yùn)行模式配置單元連接，所述運(yùn)行模式配置單元與邏輯電路控制單元連接，所述邏輯電路控制單元與功能邏輯電路連接，所述邏輯電路控制單元與測試邏輯電路連接;所述方法包括以下步驟:首先時鐘提供單元提供時鐘;而后運(yùn)行模式配置單元配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式；當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路；當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。由于功能邏輯電路和測試邏輯電路的時鐘均由時鐘提供單元提供，使得功能邏輯電路和測試邏輯電路完全獨(dú)立分開，不存在著復(fù)用部分，因而當(dāng)芯片處于正常功能工作模式下時，測試邏輯電路可以完全關(guān)閉；反之，當(dāng)芯片處于測試模式下時，功能邏輯電路可以完全關(guān)閉，從而大大降低了芯片進(jìn)行mbist測試時的功耗，增強(qiáng)了測試的穩(wěn)定性。
【附圖說明】
[0024]圖1為本發(fā)明一實(shí)施方式涉及的mbist時鐘優(yōu)化裝置的示意圖；
[0025]圖2為本發(fā)明一實(shí)施方式涉及的mbist時鐘優(yōu)化方法的流程圖；
[0026]附圖標(biāo)記說明:
[0027]101、時鐘提供單元；
[0028]102、運(yùn)行模式配置單元；
[0029]103、邏輯電路控制單元；
[0030]104、功能邏輯電路；
[0031]105、測試邏輯電路；
[0032]106、時鐘選擇單元。
【具體實(shí)施方式】
[0033]為詳細(xì)說明技術(shù)方案的技術(shù)內(nèi)容、構(gòu)造特征、所實(shí)現(xiàn)目的及效果，以下結(jié)合具體實(shí)施例并配合附圖詳予說明。
[0034]DVFS(Dynamic Voltage and Frequency Scaling)動態(tài)電壓頻率調(diào)節(jié)，是一種實(shí)時的電壓和頻率調(diào)節(jié)技術(shù)。在CMOS電路中功率消耗主要可以分為動態(tài)功率消耗和靜態(tài)功率消耗，公式如下:
[0035]Power = Σ (CV2af+VIdq)
[0036]其中C代表負(fù)載電容的容值，V是工作電壓，a是當(dāng)前時鐘頻率下的翻轉(zhuǎn)率，f為工作頻率，I_dq代表靜態(tài)電流。公式的前部分代表的是動態(tài)功率消耗，后部分則代表的是靜態(tài)功率消耗。從公式中可以看出，想要降低動態(tài)功率消耗可以從C、V、a、f著手，對于軟件來講常用的調(diào)節(jié)方式只涉及到V、f兩個因素，即在時鐘頻率一定的情況下，需要盡可能降低時鐘翻轉(zhuǎn)率，以便降低電路功耗。
[0037]請參閱圖1，為本發(fā)明一實(shí)施方式涉及的mbist時鐘優(yōu)化裝置的示意圖。所述裝置包括時鐘提供單元101、運(yùn)行模式配置單元102、邏輯電路控制單元103、功能邏輯電路104和測試邏輯電路105;所述時鐘提供單元101與運(yùn)行模式配置單元102連接，所述運(yùn)行模式配置單元102與邏輯電路控制單元103連接，所述邏輯電路控制單元103與功能邏輯電路104連接，所述邏輯電路控制單元103與測試邏輯電路105連接；
[0038]所述時鐘提供單元101用于提供時鐘；
[0039]所述運(yùn)行模式配置單元102用于配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式；
[0040]當(dāng)運(yùn)行模式配置單元102配置的運(yùn)行模式為功能模式時，邏輯電路控制單元103用于將時鐘提供單元101所提供的時鐘發(fā)送至功能邏輯電路104，并關(guān)閉測試邏輯電路105;
[0041]當(dāng)運(yùn)行模式配置單元102配置的運(yùn)行模式為測試模式時，邏輯電路控制單元103用于將時鐘提供單元101所提供的時鐘發(fā)送至測試邏輯電路105，并關(guān)閉功能邏輯電路104。
[0042]在使用mbist時鐘優(yōu)化裝置時，首先時鐘提供單元101提供時鐘。在本實(shí)施方式中，所述時鐘提供單元的時鐘源為PLL。鎖相環(huán)(PLL)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振(VCXO)的相位來實(shí)現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。
[0043]而后運(yùn)行模式配置單元102配置邏輯電路運(yùn)行模式。所述運(yùn)行模式包括功能模式和測試模式，功能模式是指芯片邏輯處于正常工作狀態(tài)，測試模式是指芯片邏輯處于測試狀態(tài)。優(yōu)選的，運(yùn)行模式配置單元可以為時鐘選擇器，當(dāng)其接收第一信號時，將邏輯電路的運(yùn)行模式配置為功能模式；當(dāng)其接收第二信號時，將邏輯電路的運(yùn)行模式配置為而是模式。優(yōu)選的，第一信號為O，第二信號為I。
[0044]當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路；當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。由于功能邏輯電路和測試邏輯電路的時鐘均由時鐘提供單元提供，使得功能邏輯電路和測試邏輯電路完全獨(dú)立分開，不存在著復(fù)用部分，因而當(dāng)芯片處于正常功能工作模式下時，測試邏輯電路可以完全關(guān)閉；反之，當(dāng)芯片處于測試模式下時，功能邏輯電路可以完全關(guān)閉，從而大大降低了芯片進(jìn)行mbist測試時的功耗，增強(qiáng)了測試的穩(wěn)定性。
[0045]在本實(shí)施方式中，所述時鐘提供單元101的數(shù)量為多個，所述裝置還包括時鐘選擇單元106，所述時鐘提供單元101與時鐘選擇單元106連接，所述時鐘選擇單元106用于從多個時鐘提供單元中選擇一時鐘提供單元，并根據(jù)運(yùn)行模式配置單元102所配置的運(yùn)行模式，將所選擇的時鐘提供單元101所提供的時鐘發(fā)送至配置的運(yùn)行模式對應(yīng)的邏輯電路。優(yōu)選的，多個時鐘提供單元按梯度分別提供的不同時鐘頻率的時鐘。例如多個時鐘提供單元依次提供的時鐘的工作頻率為50MHZ、100MHZ、150MHZ等，從而適應(yīng)不同性能芯片的需要，滿足芯片內(nèi)部不同功能模塊對mbist測試時鐘的需求。
[0046]以及發(fā)明人提供了一種mbist時鐘優(yōu)化方法，請參閱圖2，為本發(fā)明一實(shí)施方式涉及的mbist時鐘優(yōu)化方法的流程圖。所述方法應(yīng)用于mbist時鐘優(yōu)化裝置，所述裝置包括時鐘提供單元、運(yùn)行模式配置單元、邏輯電路控制單元、功能邏輯電路和測試邏輯電路;所述時鐘提供單元與運(yùn)行模式配置單元連接，所述運(yùn)行模式配置單元與邏輯電路控制單元連接，所述邏輯電路控制單元與功能邏輯電路連接，所述邏輯電路控制單元與測試邏輯電路連接;所述方法包括以下步驟:
[0047]首先進(jìn)入步驟S201時鐘提供單元提供時鐘。在本實(shí)施方式中，所述時鐘提供單元的時鐘源為PLL。鎖相環(huán)(PLL)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振(VCXO)的相位來實(shí)現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。
[0048]而后進(jìn)入步驟S202運(yùn)行模式配置單元配置邏輯電路運(yùn)行模式。所述運(yùn)行模式包括功能模式和測試模式，功能模式是指芯片邏輯處于正常工作狀態(tài)，測試模式是指芯片邏輯處于測試狀態(tài)。優(yōu)選的，運(yùn)行模式配置單元可以為時鐘選擇器，當(dāng)其接收第一信號時，將邏輯電路的運(yùn)行模式配置為功能模式；當(dāng)其接收第二信號時，將邏輯電路的運(yùn)行模式配置為而是模式。優(yōu)選的，第一信號為0，第二信號為I。
[0049]而后進(jìn)入步驟S203當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路。或者，可以進(jìn)入步驟S204當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。由于功能邏輯電路和測試邏輯電路的時鐘均由時鐘提供單元提供，使得功能邏輯電路和測試邏輯電路完全獨(dú)立分開，不存在著復(fù)用部分，因而當(dāng)芯片處于功能模式下時，測試邏輯電路可以完全關(guān)閉；反之，當(dāng)芯片處于測試模式下時，功能邏輯電路可以完全關(guān)閉，從而大大降低了芯片進(jìn)行mbist測試時的功耗，增強(qiáng)了測試的穩(wěn)定性。
[0050]在本實(shí)施方式中，所述時鐘提供單元的數(shù)量為多個，所述裝置還包括時鐘選擇單元，所述時鐘提供單元與時鐘選擇單元連接，所述方法包括:時鐘選擇單元從多個時鐘提供單元中選擇一時鐘提供單元，并根據(jù)運(yùn)行模式配置單元所配置的運(yùn)行模式，將所選擇的時鐘提供單元所提供的時鐘發(fā)送至配置的運(yùn)行模式對應(yīng)的邏輯電路。優(yōu)選的，多個時鐘提供單元按梯度分別提供的不同時鐘頻率的時鐘。例如多個時鐘提供單元依次提供的時鐘的工作頻率為50MHZ、100MHZ、150MHZ等，從而適應(yīng)不同性能芯片的需要，滿足芯片內(nèi)部不同功能模塊對mb i s t測試時鐘的需求。
[0051]需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實(shí)體或者操作與另一個實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者終端設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者終端設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括……”或“包含……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者終端設(shè)備中還存在另外的要素。此夕卜，在本文中，“大于”、“小于”、“超過”等理解為不包括本數(shù)；“以上”、“以下”、“以內(nèi)”等理解為包括本數(shù)。
[0052]本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，上述各實(shí)施例可提供為方法、裝置、或計(jì)算機(jī)程序產(chǎn)品。這些實(shí)施例可采用完全硬件實(shí)施例、完全軟件實(shí)施例、或結(jié)合軟件和硬件方面的實(shí)施例的形式。上述各實(shí)施例涉及的方法中的全部或部分步驟可以通過程序來指令相關(guān)的硬件來完成，所述的程序可以存儲于計(jì)算機(jī)設(shè)備可讀取的存儲介質(zhì)中，用于執(zhí)行上述各實(shí)施例方法所述的全部或部分步驟。所述計(jì)算機(jī)設(shè)備，包括但不限于:個人計(jì)算機(jī)、服務(wù)器、通用計(jì)算機(jī)、專用計(jì)算機(jī)、網(wǎng)絡(luò)設(shè)備、嵌入式設(shè)備、可編程設(shè)備、智能移動終端、智能家居設(shè)備、穿戴式智能設(shè)備、車載智能設(shè)備等;所述的存儲介質(zhì)，包括但不限于:RAM、R0M、磁碟、磁帶、光盤、閃存、U盤、移動硬盤、存儲卡、記憶棒、網(wǎng)絡(luò)服務(wù)器存儲、網(wǎng)絡(luò)云存儲等。
[0053]上述各實(shí)施例是參照根據(jù)實(shí)施例所述的方法、設(shè)備(系統(tǒng))、和計(jì)算機(jī)程序產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計(jì)算機(jī)程序指令實(shí)現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合?？商峁┻@些計(jì)算機(jī)程序指令到計(jì)算機(jī)設(shè)備的處理器以產(chǎn)生一個機(jī)器，使得通過計(jì)算機(jī)設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實(shí)現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
[0054]這些計(jì)算機(jī)程序指令也可存儲在能引導(dǎo)計(jì)算機(jī)設(shè)備以特定方式工作的計(jì)算機(jī)設(shè)備可讀存儲器中，使得存儲在該計(jì)算機(jī)設(shè)備可讀存儲器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實(shí)現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
[0055]這些計(jì)算機(jī)程序指令也可裝載到計(jì)算機(jī)設(shè)備上，使得在計(jì)算機(jī)設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計(jì)算機(jī)實(shí)現(xiàn)的處理，從而在計(jì)算機(jī)設(shè)備上執(zhí)行的指令提供用于實(shí)現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。
[0056]盡管已經(jīng)對上述各實(shí)施例進(jìn)行了描述，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對這些實(shí)施例做出另外的變更和修改，所以以上所述僅為本發(fā)明的實(shí)施例，并非因此限制本發(fā)明的專利保護(hù)范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種mbist時鐘優(yōu)化裝置，其特征在于，所述裝置包括時鐘提供單元、運(yùn)行模式配置單元、邏輯電路控制單元、功能邏輯電路和測試邏輯電路;所述時鐘提供單元與運(yùn)行模式配置單元連接，所述運(yùn)行模式配置單元與邏輯電路控制單元連接，所述邏輯電路控制單元與功能邏輯電路連接，所述邏輯電路控制單元與測試邏輯電路連接； 所述時鐘提供單元用于提供時鐘； 所述運(yùn)行模式配置單元用于配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式； 當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元用于將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路； 當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元用于將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。2.如權(quán)利要求1所述的mbist時鐘優(yōu)化裝置，其特征在于，所述時鐘提供單元的數(shù)量為多個，所述裝置還包括時鐘選擇單元，所述時鐘提供單元與時鐘選擇單元連接，所述時鐘選擇單元用于從多個時鐘提供單元中選擇一時鐘提供單元，并根據(jù)運(yùn)行模式配置單元所配置的運(yùn)行模式，將所選擇的時鐘提供單元所提供的時鐘發(fā)送至配置的運(yùn)行模式對應(yīng)的邏輯電路。3.如權(quán)利要求2所述的mbist時鐘優(yōu)化裝置，其特征在于，多個時鐘提供單元按梯度分別提供的不同時鐘頻率的時鐘。4.如權(quán)利要求1或2所述的mbist時鐘優(yōu)化裝置，其特征在于，所述時鐘提供單元的時鐘源為PLL。5.一種mbi st時鐘優(yōu)化方法，其特征在于，所述方法應(yīng)用于mbi st時鐘優(yōu)化裝置，所述裝置包括時鐘提供單元、運(yùn)行模式配置單元、邏輯電路控制單元、功能邏輯電路和測試邏輯電路;所述時鐘提供單元與運(yùn)行模式配置單元連接，所述運(yùn)行模式配置單元與邏輯電路控制單元連接，所述邏輯電路控制單元與功能邏輯電路連接，所述邏輯電路控制單元與測試邏輯電路連接;所述方法包括以下步驟: 時鐘提供單元提供時鐘； 運(yùn)行模式配置單元配置邏輯電路運(yùn)行模式，所述運(yùn)行模式包括功能模式和測試模式； 當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為功能模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至功能邏輯電路，并關(guān)閉測試邏輯電路； 當(dāng)運(yùn)行模式配置單元配置的運(yùn)行模式為測試模式時，邏輯電路控制單元將時鐘提供單元所提供的時鐘發(fā)送至測試邏輯電路，并關(guān)閉功能邏輯電路。6.如權(quán)利要求5所述的mbist時鐘優(yōu)化方法，其特征在于，所述時鐘提供單元的數(shù)量為多個，所述裝置還包括時鐘選擇單元，所述時鐘提供單元與時鐘選擇單元連接;所述方法包括: 時鐘選擇單元從多個時鐘提供單元中選擇一時鐘提供單元，并根據(jù)運(yùn)行模式配置單元所配置的運(yùn)行模式，將所選擇的時鐘提供單元所提供的時鐘發(fā)送至配置的運(yùn)行模式對應(yīng)的邏輯電路。7.如權(quán)利要求6所述的mbist時鐘優(yōu)化方法，其特征在于，多個時鐘提供單元按梯度分別提供的不同時鐘頻率的時鐘。8.如權(quán)利要求5或6所述的mbi st時鐘優(yōu)化方法，其特征在于，所述時鐘提供單元的時鐘源為PLL。
【文檔編號】G06F11/27GK106066823SQ201610348382
【公開日】2016年11月2日
【申請日】2016年5月24日 公開號201610348382.6, CN 106066823 A, CN 106066823A, CN 201610348382, CN-A-106066823, CN106066823 A, CN106066823A, CN201610348382, CN201610348382.6
【發(fā)明人】嚴(yán)云鋒
【申請人】福州瑞芯微電子股份有限公司