信號線接口的制作方法
【專利摘要】本發(fā)明提供一種信號線接口。其中，本發(fā)明的一種系統(tǒng)包括：第一裝置，所述第一裝置具有被配置為發(fā)送同步符號的推挽電路；以及第二裝置，所述第二裝置通過單線接口耦合到所述第一裝置，并且被配置為響應于接收到所述同步信號而在所述推挽電路處于三態(tài)相時向所述第一裝置發(fā)送數(shù)據(jù)符號。
【專利說明】
信號線接口
【背景技術(shù)】
[0001]在裝置之間雙向傳輸功率并傳輸數(shù)據(jù)的信號線接口在電源和/或數(shù)據(jù)速率的方面受到限制。這些接口通常使用具有耦合至電源的上拉電阻器的開漏/開集電路來實現(xiàn)。利用高的上拉電阻器，從裝置的電流消耗受到限制。利用低的上拉電阻器，從裝置的電流消耗可以較高，但在數(shù)據(jù)通信期間，從裝置需要強勁的電流吸收器(current sink)。上拉電阻器連同寄生電容具有限制數(shù)據(jù)速率的長的時間常數(shù)。
【附圖說明】
[0002]圖1例示了根據(jù)示例性實施例的系統(tǒng)的電路圖。
[0003 ]圖2例示了根據(jù)另一個示例性實施例的系統(tǒng)的電路圖。
[0004]圖3A例示了根據(jù)示例性實施例的從裝置至主裝置的通信的圖示。
[0005]圖3B例示了根據(jù)另一個示例性實施例的從裝置到主裝置的通信的圖示。
[0006]圖4例示了根據(jù)示例性實施例的方法的流程圖。
【具體實施方式】
[0007]本公開內(nèi)容涉及一個系統(tǒng)，該系統(tǒng)包括:主裝置，該主裝置具有被配置為發(fā)送同步符號的推挽電路；以及從裝置，該從裝置通過單線接口耦合至主裝置，并且從裝置被配置為，響應于接收到同步符號，在推挽電路處于三態(tài)相時向主裝置發(fā)送數(shù)據(jù)符號。系統(tǒng)因此在兩個通信方向上都具有推/拉驅(qū)動器結(jié)構(gòu)，連同在從裝置至主裝置的通信期間的同步的弱驅(qū)動時間段。
[0008]圖1例示了根據(jù)示例性實施例的系統(tǒng)100的電路圖。
[0009]系統(tǒng)100包括經(jīng)由單線接口130耦合至從(或者第二)裝置120的主(或第一)裝置110。外部電容器Q^(CexternaI)親合在單線接口 130與源電壓(source voltage)VSS之間?？蛇x的上拉電阻器R耦合在單線接口 130與電源電壓VCC之間，并且被配置為防止單線接口 130浮接。標記為“VCC流”的虛線箭頭指示當主裝置110向外部電容器O樹和從裝置120供應功率時的電源電壓路徑。
[0010]主裝置110包括推挽電路，該推挽電路包括供電晶體管PMOSf娃(PMOSsupply)和數(shù)據(jù)晶體管NMOSag—主(NM0Sdat?)來交替地向外部電容器CfM供應電流或者從外部電容器O?吸收電流。供電晶體管PMOS供電耦合在電源電壓VCC與單線接口 130之間。數(shù)據(jù)晶體管NMOSag—主耦合在單線接口 130與源電壓VSS之間。供電晶體管PMOSm和數(shù)據(jù)晶體管NMOSae—主具有相反的極性，并且在示例性實施例中，供電晶體管PMOS她是PMOS晶體管并且數(shù)據(jù)晶體管NMOSae—主是NMOS晶體管。
[0011]從裝置120包括下拉晶體管匪OS麵—從(匪0Sdata—slave)、二極管D、內(nèi)部電容器C內(nèi)部(Cinternal )，并可選地包括內(nèi)部供電晶體管PM0S?g—從(PM0Sdata_slave )。下拉晶體管NM0S?g—從親合在單線接口 130與源電壓VSS之間。二極管D耦合在單線接口 130與內(nèi)部電容器(??之間，Crta轉(zhuǎn)而耦合到源電壓VSS。二極管D被配置為阻礙內(nèi)部電容器(??在單線接口 130上的較低電壓期間放電?？蛇x的內(nèi)部供電晶體管PMOSag—從與二極管D并行耦合，并且被配置為對外部線電容器(>樹供電，如下面進一步描述的。
[0012]主裝置110的推挽電路被配置為通過單線接口130傳輸功率和數(shù)據(jù)兩者。更具體地來說，推挽電路被配置為當供電晶體管PMOSm導通并且數(shù)據(jù)晶體管匪0S?g—主關(guān)斷時向從裝置120和外部電容器(??傳輸功率。在這種狀態(tài)下，從VCC沿著如由圖1中的虛線箭頭所指示的VCC流動路徑拉電流，以便為外部電容器和從裝置的內(nèi)部電容器(?部充電。此外，推挽電路被配置為當供電晶體管PMOSm關(guān)斷并且數(shù)據(jù)晶體管NMOSae—主導通時傳輸數(shù)據(jù)符號。
[0013]用于發(fā)送數(shù)據(jù)符號(其可以是比特流)的編碼在示例性實施例中是“脈沖位置編碼”，其被替代地稱為“修正密勒”編碼。這是可以應用于單線接口 130的最節(jié)能的編碼，并且經(jīng)由單線接口 130來傳輸功率和數(shù)據(jù)符號兩者是可能的。如果僅傳輸數(shù)據(jù)，則可以使用替代的編碼協(xié)議(例如，不歸零制)來執(zhí)行從從裝置120到主裝置110的通信。
[0014]在從主裝置110到從裝置120的通信中利用修正密勒編碼，當即將發(fā)送具有“I”的值的數(shù)據(jù)符號時發(fā)生調(diào)制，也就是說，數(shù)據(jù)晶體管匪os?g—從將單線接口 130上的電壓下拉至源電壓vss?；蛘?，當即將發(fā)送具有“O”的值的數(shù)據(jù)符號時，不發(fā)生調(diào)制，也就是說，數(shù)據(jù)晶體管NMOSae—主并不改變單線接口 130上的電壓。
[0015]當從裝置120向主裝置110發(fā)送數(shù)據(jù)符號時，下拉晶體管NMOSae—從導通。與主裝置110類似，當即將發(fā)送具有“I”的值的數(shù)據(jù)符號時，發(fā)生調(diào)制，也就是說，下拉晶體管NM0S?g—從將單線接口 130上的電壓下拉至源電壓VSS，并且當發(fā)送具有“O”的值的數(shù)據(jù)符號時，使單線接口 130上的電壓處于高電平。
[0016]系統(tǒng)100的缺點在從從裝置120到主裝置110的通信期間出現(xiàn)。如果從裝置120的下拉晶體管NMOSagJA導通以進行數(shù)據(jù)通信，而同時主裝置110的供電晶體管PMOSfM也導通，則結(jié)果是從電源電壓VCC到源電壓VSS的短路。為了糾正這種情形，當從裝置120的下拉晶體管匪0S?g—從導通時，主裝置110的供電晶體管PMOS她關(guān)斷。供電晶體管PMOSf她和數(shù)據(jù)晶體管NMOSag—主兩者都關(guān)斷的推挽電路被稱為處于三態(tài)相(或者高歐姆狀態(tài)或弱上拉狀態(tài))。單線接口 130隨后處于開路或未定義的狀態(tài)，該狀態(tài)允許從裝置120確定單線接口 130上的電壓是尚的還是低的。
[0017]二極管D防止從裝置120的內(nèi)部電容器C內(nèi)部在單線接口 130上的電壓被調(diào)制并且外部電容器O樹在放電的時候放電。在調(diào)制停止之后，外部電容器O樹被再次充電，直到單線接口 130上的電壓高于內(nèi)部電容器(??的內(nèi)部電壓VDD。接下來，調(diào)制再次開始，并且重復放電相和充電相。
[0018]可選的內(nèi)部供電晶體管PM0S?g—從與二極管D并行耦合，并且被配置為保持外部線電容器O樹充電。該可選的內(nèi)部供電晶體管PMOSag—從接收與下拉晶體管匪os?g—從相同的輸入。當正在發(fā)送數(shù)據(jù)符號“I”時，下拉晶體管NMOSag—從將單線接口 130上的電壓調(diào)制到電壓源VSS的電壓電平，并且內(nèi)部供電晶體管PM0S?g—從關(guān)斷。但是當正在發(fā)送數(shù)據(jù)符號“O”時，下拉晶體管匪0S_—從并不進行調(diào)制，并且內(nèi)部供電晶體管PMOS麵—從導通。內(nèi)部供電晶體管PMOSag—從在導通時允許電壓將內(nèi)部電容器CrtS充電至由從裝置120所定義的電壓電平。
[0019]可選的電阻器R耦合在單線接口 130與電源電壓VCC之間。當供電晶體管PMOSf娃關(guān)斷時，存在弱上拉相，并且單線接口 130是浮接的。具有例如1-1OOkQ的值的電阻器充當上拉電阻器，以防止單線接口 130浮接。
[0020]作為可選的電阻器R的替代，主裝置110可具有并行耦合到供電晶體管PMOSm的可選的弱供電晶體管PMOS弱，以防止單線接口 130浮接。供電晶體管PMOSm是強上拉，而弱供電晶體管PMOS弱是弱上拉。
[0021]圖2例示了根據(jù)另一個示例性實施例的系統(tǒng)200的電路圖。
[0022]系統(tǒng)200與圖1中示出的系統(tǒng)100類似，除了系統(tǒng)200具有經(jīng)由單線接口130并行耦合到主裝置110的多個從裝置120a……120η。
[0023]圖3例示了根據(jù)示例性實施例的從裝置到主裝置的通信的圖示300Α。存在兩種不同的通信模式一標準通信和防沖突通信。
[0024]主裝置110和從裝置120并非位于相同芯片上，并且因此它們的內(nèi)部時鐘并不是同步的。通過主裝置110發(fā)送同步符號以對期間未驅(qū)動主裝置110(也就是說，在三態(tài)相期間，或者在當主裝置120具有可選的弱供電晶體管PMOS弱而非可選的上拉電阻器R或除了可選的上拉電阻器R以外還具有可選的弱供電晶體管PMOS弱(如上面所描述的)時的弱供電相期間)的時間幀進行初始化，來同步內(nèi)部時鐘。從裝置120接收同步信號，并且隨后利用其內(nèi)部時鐘來進行計數(shù)，以確定期間其可以向主裝置110傳輸數(shù)據(jù)符號的該時間幀。
[0025]更具體地來說，在從從裝置130到主裝置110的標準通信期間，主裝置110的推挽電路通過單線接口 130發(fā)送同步符號，該同步符號指示參考(第一)時間段的開始。從裝置120知道該同步符號定義了要遵循的評估時間段的時序，在該評估時間段期間，從裝置120可以下拉單線接口 130上的電壓，而不會對整個系統(tǒng)100的電源電壓VCC有害。
[0026]響應于接收到同步信號，從裝置120可以在參考時間段之后的評估(第二)時間段期間向主裝置110發(fā)送數(shù)據(jù)符號。當主裝置110的推挽電路處于三態(tài)相(也就是說，在弱驅(qū)動或高歐姆上拉的時間段期間，在該時間段期間，從裝置120可以將單線接口 130上的電壓拉至電壓源VSS)時，出現(xiàn)評估時間段。如果主裝置110檢測到該下拉，則在示例性實施例中，響應被解釋為“I”，否則為“0“，但是本公開內(nèi)容并不限于這方面。如上面所討論的，在參考時間段期間，主裝置110的推挽電路處于拉狀態(tài)中，并且在評估時間段期間，推挽電路處于三態(tài)相。
[0027]在圖300Α中，參考時間段涉及用粗線表示的同步信號從主裝置110到從裝置120的通信。在該時間段期間，從裝置120監(jiān)控單線接口 130并且測量從高到低以及從低到高的瞬變。取決于瞬態(tài)，從裝置120隨后開始通信。
[0028]參考時間段之后的評估時間段涉及在用細線或虛線表示的弱上拉相或三態(tài)相期間的從從裝置120到主裝置110的通信。細線表示主裝置110觀察到單線接口 130而非驅(qū)動數(shù)據(jù)/參考符號。虛線表示從裝置120的內(nèi)部供電晶體管PMOSag—從下拉單線接口 130的電壓。在該弱相期間，主裝置110監(jiān)控單線接口 130。
[0029]防沖突通信(與標準通信相反)通過克服多個從裝置120同時響應的問題而允許多個從裝置120a……120η的支持(例如，在圖2中的系統(tǒng)200中)。換句話說，可能產(chǎn)生多個從裝置120同時響應的情形，其中，一個從裝置120使單線接口 130處于高電壓電平，而另一個從裝置120將其拉至低電壓電平，在這種情況下，主裝置110只看到拉至低。防沖突通信協(xié)議被設(shè)計為克服該問題。
[0030]在通信的開始，主裝置110可以向從裝置120發(fā)送防沖突命令，并且隨后，從裝置120a……120η通過根據(jù)防沖突協(xié)議進行通信來響應。該協(xié)議允許主裝置110在從裝置120a……120n之間進行分類。在執(zhí)行防沖突協(xié)議之后，主裝置110可以使用標準通信來與單個從裝置120進行通信。
[0031]在根據(jù)本示例性實施例的防沖突通信中，在參考時間段之后接著是與數(shù)據(jù)符號的相應值(例如，“O”和“I”)相對應的多個評估子時間段(例如，子時間段“O”和子時間段T )。換句話說，評估時間段被分割成多個評估子時間段。
[0032]在與所發(fā)送的數(shù)據(jù)符號的值相對應的多個評估子時間段中的一個評估子時間段期間，一個或多個從裝置120進行發(fā)送。更具體地來說，如果從裝置120正在發(fā)送具有“O”的值的數(shù)據(jù)符號，則從裝置在評估子時間段“O”期間進行調(diào)制，并且主裝置110隨后知道從裝置120正在發(fā)送數(shù)據(jù)符號“O”?；蛘?，如果從裝置120正在發(fā)送具有“I”的值的數(shù)據(jù)符號，則從裝置在評估子時間段“I”期間進行調(diào)制，并且主裝置110隨后知道從裝置120正在發(fā)送數(shù)據(jù)符號“I”。兩個不同的從裝置120因此可以分別傳輸兩個不同的數(shù)據(jù)符號“O”和“I”。防沖突算法的缺點在于降低了比特率來適應多個評估時間段。
[0033]在上面所討論的標準通信中，在單個評估時間段期間的調(diào)制表示從裝置120正在發(fā)送數(shù)據(jù)符號“01”，而不進行調(diào)制表示數(shù)據(jù)符號“O”。在防沖突通信中，在另一方面，從裝置120總是進行調(diào)制，只是在與所發(fā)送的數(shù)據(jù)符號的值相對應的不同的評估子時間段。
[0034]存在多于一個的從裝置120傳輸相同的數(shù)據(jù)符號的可能性，在這種情形下，可以執(zhí)行使用從裝置120的身份的公知的防沖突算法，以區(qū)分多個從裝置120之間的通信。該防沖突算法在本公開內(nèi)容的范圍之外，并且因此這里將不再提供其詳細描述。
[0035]圖3Β例示了根據(jù)另一個示例性實施例的從裝置到主裝置的通信的圖。
[0036]所示出的主裝置110與從裝置120之間的標準通信與圖3中的標準通信相同，因此這里不需要重復其描述。
[0037]圖3Β中的防沖突通信與圖3Α中的防沖突通信不同，不同之處在于，針對相對應的評估子時間段中的每個評估子時間段都存在參考子時間段，而不是針對多個評估子時間段具有單個參考時間段。更具體地來說，多個評估子時間段中的每個評估子時間段在多個參考子時間段中的相應的一個參考子時間段之后。正如圖3Α中的防沖突通信，在與所發(fā)送的數(shù)據(jù)符號的值相對應的多個評估子時間段中的一個評估子時間段期間，一個或多個從裝置120進行發(fā)送。更具體地來說，如果從裝置120正在發(fā)送具有“O”的值的數(shù)據(jù)符號，則從裝置在評估時間段“O”期間發(fā)送，或者，如果從裝置120正在發(fā)送具有“I”的值的數(shù)據(jù)符號，則從裝置在評估時間段“I”期間發(fā)送。
[0038]圖3Α和圖3Β例示了根據(jù)涉及參考時間段的示例性實施例的從裝置到主裝置的通信。從主裝置110到從裝置120的通信并不需要這種參考時間段。
[0039]此外，在二進制數(shù)據(jù)的修正密勒編碼的背景下描述了示例性實施例，以形成兩級信號，其中，除非數(shù)據(jù)符號“O”之后是另個一“O”，數(shù)據(jù)符號“O”不會造成電壓電平的變化，在這種情形下，在時間段的最后發(fā)生至另一個電平的轉(zhuǎn)變;并且數(shù)據(jù)符號“I”引起在時間段中間從一個電平轉(zhuǎn)變到另一個電平。本公開內(nèi)容并不限于這方面。所使用的編碼可以是適于想要達到的目的的任何編碼。
[0040]圖4例示了根據(jù)示例性實施例的方法的流程圖400。
[0041]在步驟410處，主(第一)裝置110的推挽電路在當推挽電路處于拉狀態(tài)中時的第一時間段期間通過單線接口 130來發(fā)送同步信號。
[0042]在步驟420處，通過單線接口 130耦合到主裝置110的從(第二)裝置120在第一時間段之后的、當推挽電路處于三態(tài)相時的第二時間段期間，向主裝置110發(fā)送數(shù)據(jù)符號。
[0043 ]在步驟430處，主裝置110的推挽電路在當推挽電路處于推狀態(tài)中時的第三時間段期間通過單線接口 130發(fā)送功率。步驟430可以發(fā)生在步驟410和420之后，或者替代地，發(fā)生在步驟410和420之前。
[0044]盡管本文中已經(jīng)例示了并描述了示例性實施例，但本領(lǐng)域普通技術(shù)人員將意識至IJ，在不脫離本公開內(nèi)容的范圍的情況下，各種替代的和/或等同的實施方式可以替代所示出的和描述的具體實施例。本公開內(nèi)容旨在覆蓋本文中所討論的示例性實施例的任何改編或變型。例如，本文中所討論的任何信號可以在不實質(zhì)上改變根本的方法的情況下按比例縮放、緩沖、按比例縮放并進行緩沖、轉(zhuǎn)換為另一狀態(tài)(例如，電壓、電流、電荷、時間、等等)，或者轉(zhuǎn)換為另一狀態(tài)(例如，從高到低以及從低到高)。此外，可以代替MOS晶體管來使用雙極型晶體管(例如，PNP或NPN)?？梢源鍺PN來使用PNP，并且反之亦然。可以代替匪OS來使用PM0S，并且反之亦然。因此。本發(fā)明旨在僅根據(jù)所附權(quán)利要求來限定本公開內(nèi)容。
【主權(quán)項】
1.一種系統(tǒng)，包括: 第一裝置，所述第一裝置具有被配置為發(fā)送同步符號的推挽電路；以及 第二裝置，所述第二裝置通過單線接口耦合到所述第一裝置，并且所述第二裝置被配置為響應于接收到所述同步信號而在所述推挽電路處于三態(tài)相時向所述第一裝置發(fā)送數(shù)據(jù)符號。2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，經(jīng)由所述單線接口來發(fā)送數(shù)據(jù)符號和功率。3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述推挽電路包括: 供電晶體管，所述供電晶體管耦合在電源電壓與所述單線接口之間，并且所述供電晶體管被配置為當所述供電晶體管導通時向所述第二裝置提供功率； 數(shù)據(jù)晶體管，所述數(shù)據(jù)晶體管耦合在所述單線接口與源之間，并且所述數(shù)據(jù)晶體管被配置為當所述數(shù)據(jù)晶體管導通時向所述第二裝置發(fā)送數(shù)據(jù)符號和/或所述同步符號， 其中，所述供電晶體管和所述數(shù)據(jù)晶體管具有相反的極性。4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中，在所述三態(tài)相期間，所述供電晶體管和所述數(shù)據(jù)晶體管兩者都關(guān)斷。5.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中，所述供電晶體管是PMOS晶體管，并且所述數(shù)據(jù)晶體管是NMOS晶體管。6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 所述第一裝置進一步被配置為在所述推挽電路處于拉狀態(tài)中時的第一時間段期間發(fā)送所述同步符號;并且 所述第二裝置進一步被配置為在所述推挽電路處于三態(tài)相時的第二時間段期間發(fā)送所述數(shù)據(jù)符號，所述第二時間段在所述第一時間段之后。7.根據(jù)權(quán)利要求1所述的系統(tǒng)，進一步包括: 多個第二裝置，所述多個第二裝置經(jīng)由所述單線接口并行耦合到所述第一裝置。8.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中，所述第二裝置包括耦合在所述單線接口與所述源之間的下拉晶體管，并且所述第二裝置被配置為發(fā)送所述數(shù)據(jù)符號。9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，所述第二裝置進一步包括: 內(nèi)部電容器；以及 二極管，所述二極管耦合在所述單線接口與所述內(nèi)部電容器之間，并且所述二極管被配置為阻礙所述內(nèi)部電容器放電。10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，所述第二裝置進一步包括與所述二極管并行耦合并且被配置為為所述線電容器供電或充電的晶體管。11.根據(jù)權(quán)利要求1所述的系統(tǒng)，進一步包括: 外部電容器，所述外部電容器耦合在所述單線接口與所述源之間。12.根據(jù)權(quán)利要求1所述的系統(tǒng)，進一步包括上拉電阻器或弱供電晶體管，所述上拉電阻器或所述弱供電晶體管耦合在所述單線接口與所述電源電壓之間，并且被配置為防止所述單線接口浮接。13.一種方法，包括: 由第一裝置的推挽電路通過單線接口在第一時間段期間發(fā)送同步符號； 由第二裝置通過所述單線接口在第二時間段期間向所述第一裝置發(fā)送數(shù)據(jù)符號，所述第二裝置與所述第一裝置耦合，所述第二時間段在所述第一時間段之后， 其中，所述推挽電路在所述第一時間段期間處于拉狀態(tài)，并且所述推挽電路在所述第二時間段期間處于三態(tài)相。14.根據(jù)權(quán)利要求13所述的方法，其中， 所述第二時間段包括與數(shù)據(jù)符號的相應值相對應的多個第二子時間段，并且 在所述多個第二子時間段中的與被發(fā)送的所述數(shù)據(jù)符號的值相對應的一個第二子時間段期間，由所述第二裝置進行的所述發(fā)送發(fā)生。15.根據(jù)權(quán)利要求13所述的方法，其中: 所述第一時間段包括第一多個子時間段， 所述第二時間段包括與數(shù)據(jù)符號的相應值相對應的多個第二子時間段，所述多個第二子時間段中的每個第二子時間段都在所述多個第一子時間段中相應的一個第一子時間段之后，并且 在所述多個第二子時間段中的與被發(fā)送的所述數(shù)據(jù)符號的值相對應的一個第二子時間段期間，由所述第二裝置進行的所述發(fā)送發(fā)生。16.根據(jù)權(quán)利要求13所述的方法，進一步包括: 在所述推挽電路處于推狀態(tài)中時的第三時間段期間，由所述第一裝置的所述推挽電路通過所述單線接口發(fā)送功率。17.—種主裝置，包括推挽電路，所述推挽電路被配置為當所述推挽電路處于拉狀態(tài)中時經(jīng)由單線接口向從裝置發(fā)送同步符號，并且所述推挽電路響應于所述同步符號，在所述推挽電路處于三態(tài)相或處于弱供電相時，經(jīng)由所述單線接口從所述從裝置接收數(shù)據(jù)符號。18.根據(jù)權(quán)利要求17所述的主裝置，其中，經(jīng)由所述單線接口來發(fā)送數(shù)據(jù)符號和功率。19.根據(jù)權(quán)利要求17所述的主裝置，其中，所述推挽電路包括: 供電晶體管，所述供電晶體管耦合在電源電壓與所述單線接口之間，并且所述供電晶體管被配置為當所述供電晶體管導通時向所述從裝置提供功率;以及 數(shù)據(jù)晶體管，所述數(shù)據(jù)晶體管耦合在所述單線接口與源之間，并且所述數(shù)據(jù)晶體管被配置為當所述數(shù)據(jù)晶體管導通時向所述從裝置發(fā)送數(shù)據(jù)符號和/或所述同步符號， 其中，所述供電晶體管和所述數(shù)據(jù)晶體管具有相反的極性。20.根據(jù)權(quán)利要求19所述的主裝置，其中，在所述三態(tài)相期間，所述供電晶體管和所述數(shù)據(jù)晶體管兩者都關(guān)斷。
【文檔編號】G06F13/40GK106055503SQ201610222459
【公開日】2016年10月26日
【申請日】2016年4月12日 公開號201610222459.5, CN 106055503 A, CN 106055503A, CN 201610222459, CN-A-106055503, CN106055503 A, CN106055503A, CN201610222459, CN201610222459.5
【發(fā)明人】W·卡格爾, H·克洛斯謝策, T·洛特格布
【申請人】英飛凌科技股份有限公司