一種基于fpga和fifo芯片的多通道hdlc數(shù)據(jù)處理裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)通信領(lǐng)域，尤其涉及一種基于FPGA和FIFO芯片的多通道HDLC處理裝置。
【背景技術(shù)】
[0002]HDLC 全稱為 High-level Data Link Control Procedures，是工作在數(shù)據(jù)鏈路層的一種高速協(xié)議，它是一種面向比特的協(xié)議，它具有強(qiáng)大的錯(cuò)誤檢測能力和高效率的同步傳輸特性。
[0003]請參見圖1，是標(biāo)準(zhǔn)HDLC協(xié)議幀格式，各個(gè)字段的詳細(xì)含義如下:
[0004]1)幀起始標(biāo)識(shí):0x7E，表示HDLC幀的開始；
[0005]2)站地址:8bit/16bit，，每個(gè)接收端的地址唯一，可以判斷當(dāng)前數(shù)據(jù)幀是否是發(fā)給自己；
[0006]3)控制字段:控制字段用于構(gòu)成各種命令和響應(yīng)，以便對鏈路進(jìn)行監(jiān)視和控制；
[0007]4)信息字段:信息字段可以是任意的二進(jìn)制比特串。比特串長度未作限定，目前國際上用得較多的是1000?2000bits ;而下限可以為0，即無信息字段；
[0008]5)幀校驗(yàn)序列字段:16bit的校驗(yàn)值。
[0009]6)幀起始標(biāo)識(shí):0x7E，表示HDLC幀的結(jié)束；
[0010]傳統(tǒng)實(shí)現(xiàn)HDLC處理的方式主要有CPU處理和專用ASIC芯片，CPU處理方式通過軟件實(shí)現(xiàn)所有HDLC的處理，HDLC涉及到大量的計(jì)算，尤其是CRC生成及校驗(yàn)，該方式會(huì)消耗CPU大量的計(jì)算資源，尤其通道數(shù)增多時(shí)，對CPU的計(jì)算資源消耗更為嚴(yán)重，會(huì)造成CPU的負(fù)荷過重；專用ASIC芯片方式處理速度快，但是不支持靈活配置，且內(nèi)置緩存有限，當(dāng)有大量突發(fā)性業(yè)務(wù)時(shí)，往往造成數(shù)據(jù)的丟棄，從而影響正常的業(yè)務(wù)。

【發(fā)明內(nèi)容】

[0011]有鑒于此，本發(fā)明以FPGA為控制核心，以FIF0(First Input First Output)芯片為數(shù)據(jù)緩存載體，通過FPGA完成HDLC的收發(fā)處理邏輯，通過FIFO芯片完成對突發(fā)數(shù)據(jù)的緩存。
[0012]本發(fā)明所采取的技術(shù)方案為:一種基于FPGA和FIFO芯片的多通道HDLC數(shù)據(jù)處理裝置，包括接收方向裝置和發(fā)送方向裝置，其中，接收方向裝置包括第一 RHDLC模塊至第NRHDLC模塊、第一 CRC校驗(yàn)?zāi)K至第N CRC校驗(yàn)?zāi)K、第一接收RAM控制器至第N接收RAM控制器、第一接收RAM至第N接收RAM、接收FIFO控制器和接收FIFO芯片，發(fā)送方向裝置包括第一 THDLC模塊至第N THDLC模塊、第一 CRC生成模塊至第N CRC生成模塊、第一發(fā)送RAM控制器至第N發(fā)送RAM控制器、第一發(fā)送RAM至第N發(fā)送RAM、發(fā)送FIFO控制器和發(fā)送FIFO芯片；
[0013]發(fā)送方向:
[0014]第一 RHDLC模塊至第N RHDLC模塊均分別接收外部HDLC數(shù)據(jù)信息和時(shí)鐘信息，將HDLC數(shù)據(jù)信息分別進(jìn)行幀頭檢測、刪零操作和幀尾檢測后，將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，將并行數(shù)據(jù)一一對應(yīng)輸出至第一 CRC校驗(yàn)?zāi)K至第N CRC校驗(yàn)?zāi)K；
[0015]第一 CRC校驗(yàn)?zāi)K至第N CRC校驗(yàn)?zāi)K采用并行異或運(yùn)算將并行數(shù)據(jù)進(jìn)行CRC校驗(yàn)，并根據(jù)校驗(yàn)結(jié)果對并行數(shù)據(jù)進(jìn)行丟棄或一一對應(yīng)輸出到第一接收RAM控制器至第N接收RAM控制器；
[0016]第一接收RAM控制器至第N接收RAM控制器分別根據(jù)接收第一接收RAM至第N接收RAM的狀態(tài)將并行數(shù)據(jù)一一對應(yīng)寫入第一接收RAM至第N接收RAM ;
[0017]第一接收RAM至第N接收RAM分別將接收到的并行數(shù)據(jù)進(jìn)行緩存；
[0018]接收FIFO控制器根據(jù)第一接收RAM至第N接收RAM的狀態(tài)和接收FIFO芯片的狀態(tài)將第一接收RAM至第N接收RAM中的緩存數(shù)據(jù)寫入接收FIFO芯片；
[0019]接收FIFO芯片用于緩存接收到的并行數(shù)據(jù)；
[0020]接收方向:
[0021]發(fā)送FIFO芯片用于緩存待發(fā)送數(shù)據(jù)；
[0022]發(fā)送FIFO控制器根據(jù)第一發(fā)送RAM至第N發(fā)送RAM的狀態(tài)和發(fā)送FIFO芯片的狀態(tài)將待發(fā)送數(shù)據(jù)從發(fā)送FIFO芯片中讀取并一一對應(yīng)寫入第一發(fā)送RAM至第N發(fā)送RAM中；
[0023]第一發(fā)送RAM至第N發(fā)送RAM用于分別緩存接收到的待發(fā)送數(shù)據(jù)；
[0024]第一發(fā)送RAM控制器至第N發(fā)送RAM控制器用于對應(yīng)讀取第一發(fā)送RAM至第N發(fā)送RAM中的一幀數(shù)據(jù)并一一對應(yīng)傳遞至第一 CRC生成模塊至第N CRC生成模塊；
[0025]第一 CRC生成模塊至第N CRC生成模塊用于分別將一幀數(shù)據(jù)進(jìn)行CRC生成操作并生成CRC校驗(yàn)碼，將一幀數(shù)據(jù)和CRC校驗(yàn)碼一起——對應(yīng)送至第一 THDLC模塊至第N THDLC豐吳塊；
[0026]第一 THDLC模塊至第N THDLC模塊用于分別將一幀數(shù)據(jù)進(jìn)行插幀頭標(biāo)識(shí)、插零操作、插CRC校驗(yàn)碼操作和插幀尾標(biāo)識(shí)操作后形成并行數(shù)據(jù)，將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后發(fā)送至外部。
[0027]本發(fā)明與現(xiàn)有技術(shù)相比，所取得的有益效果為:
[0028]本發(fā)明以FPGA為控制處理核心，充分利用FPGA并行運(yùn)算速度快的特點(diǎn)，實(shí)現(xiàn)HDLC數(shù)據(jù)的解幀、成幀、插零、刪零、CRC生成與校驗(yàn)等功能模塊，并通過外接FIFO芯片，能夠更好的應(yīng)對突發(fā)數(shù)據(jù)，多路采用一片大容量FIFO芯片，有利于實(shí)現(xiàn)多路通道之間的負(fù)載均衡、而且節(jié)約硬件電路板面積和成本。與CPU實(shí)現(xiàn)相應(yīng)功能相比，處理速度快、節(jié)約CPU計(jì)算資源，功耗低；與專用ASIC芯片實(shí)現(xiàn)方案相比，具有方便靈活，易于擴(kuò)展、支持突發(fā)數(shù)據(jù)性能好等特點(diǎn)。
【附圖說明】
[0029]圖1為標(biāo)準(zhǔn)HDLC協(xié)議幀格式。
[0030]圖2為本發(fā)明基于FPGA和FIFO芯片的多通道HDLC處理裝置的原理邏輯方框圖。
【具體實(shí)施方式】
[0031]為使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，下面參照附圖并舉實(shí)施例，對本發(fā)明作進(jìn)一步詳細(xì)說明。
[0032]參照圖2，一種基于FPGA和FIFO芯片的多通道HDLC處理裝置:
[0033]接收方向:線路側(cè)同步時(shí)鐘數(shù)據(jù)信號(hào)進(jìn)入第一 RHDLC模塊211至第N RHDLC模塊21N，第一 RHDLC模塊211至第N RHDLC模塊21N輸出數(shù)據(jù)通過第一 CRC校驗(yàn)?zāi)K221至第N CRC校驗(yàn)?zāi)K22N完成幀數(shù)據(jù)的CRC校驗(yàn)，經(jīng)校驗(yàn)后的數(shù)據(jù)在第一接收RAM控制器231至第N接收RAM控制器23N的控制下寫入第一接收RAM 241至第N接收RAM 24N中，接收FIFO控制器251輪詢第一接收RAM 241至第N接收RAM 24N的狀態(tài)，當(dāng)?shù)谝唤邮誖AM 241至第N接收RAM 24N中有數(shù)據(jù)時(shí)，將第一接收RAM 241至第N接收RAM 24N中數(shù)據(jù)寫入接收FIFO芯片310，CPU 510通過輪詢或者中斷方式完成對FIFO芯片310中數(shù)據(jù)的讀取。
[0034]本發(fā)明接收方向采用FPGA210片上自帶接收RAM和FPGA外掛接收FIFO芯片實(shí)現(xiàn)對接收HDLC數(shù)據(jù)的緩存，因FPGA自帶RAM資源有限，設(shè)置接收RAM容量較小，只緩存數(shù)幀數(shù)據(jù)，接收FIFO控制器通過高速輪詢機(jī)制將所有通道接收RAM中數(shù)據(jù)高效快速傳遞到接收FIFO芯片，實(shí)現(xiàn)接收方向的大緩存，從而支持大數(shù)據(jù)突發(fā)業(yè)務(wù)。
[0035]發(fā)送方向:CPU 510通過LocalBus總線向發(fā)送FIFO芯片410中寫入待發(fā)送數(shù)據(jù)，發(fā)送FIFO控制器252根據(jù)第一發(fā)送RAM 291至第N發(fā)送RAM 29N的狀態(tài)和發(fā)送FIFO芯片410的狀態(tài)，將發(fā)送FIFO芯片410中的數(shù)據(jù)分別寫入對應(yīng)通道的發(fā)送RAM中，第一發(fā)送RAM控制器281至第N發(fā)送RAM控制器28N讀取第一發(fā)送RAM 291至第N發(fā)送RAM 29N中的數(shù)據(jù)，通過第一 CRC生成模塊271至第N CRC生成模塊27N完成CRC校驗(yàn)碼的生成，送至第一THDLC模塊261至第N THDLC模塊26N完成插入幀頭、插零、插入CRC、插入幀尾、并串轉(zhuǎn)換等操作實(shí)現(xiàn)線路側(cè)HDLC的發(fā)送。
[0036]發(fā)送方向采用FPGA片上自帶RAM和FPGA外掛發(fā)送FIFO芯片實(shí)現(xiàn)對待發(fā)送數(shù)據(jù)的緩存，設(shè)置發(fā)送RAM容量較小，只緩存數(shù)幀數(shù)據(jù)，發(fā)送大容量FIFO芯片根據(jù)各通道RAM狀態(tài)將數(shù)據(jù)依次發(fā)送到對應(yīng)通道RAM，發(fā)送FIFO芯片緩存大量的待發(fā)送數(shù)據(jù)，可使CPU—次操作寫入大量數(shù)據(jù)，減少了 CPU的頻繁訪問，有利于提高CPU效率。
【主權(quán)項(xiàng)】
1.一種基于FPGA和FIFO芯片的多通道HDLC數(shù)據(jù)處理裝置，包括接收方向裝置和發(fā)送方向裝置，其中，接收方向裝置包括第一 RHDLC模塊至第N RHDLC模塊和第一 CRC校驗(yàn)?zāi)K至第N CRC校驗(yàn)?zāi)K，發(fā)送方向裝置包括第一 THDLC模塊至第N THDLC模塊和第一 CRC生成模塊至第N CRC生成模塊，其特征在于:接收方向裝置還包括第一接收RAM控制器至第N接收RAM控制器、第一接收RAM至第N接收RAM、接收FIFO控制器和接收FIFO芯片，發(fā)送方向裝置還包括第一發(fā)送RAM控制器至第N發(fā)送RAM控制器、第一發(fā)送RAM至第N發(fā)送RAM、發(fā)送FIFO控制器和發(fā)送FIFO芯片； 發(fā)送方向: 第一 RHDLC模塊至第N RHDLC模塊均分別接收外部HDLC數(shù)據(jù)信息和時(shí)鐘信息，將HDLC數(shù)據(jù)信息分別進(jìn)行幀頭檢測、刪零操作和幀尾檢測后，將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，將并行數(shù)據(jù)一一對應(yīng)輸出至第一 CRC校驗(yàn)?zāi)K至第N CRC校驗(yàn)?zāi)K； 第一 CRC校驗(yàn)?zāi)K至第N CRC校驗(yàn)?zāi)K采用并行異或運(yùn)算將并行數(shù)據(jù)進(jìn)行CRC校驗(yàn)，并根據(jù)校驗(yàn)結(jié)果對并行數(shù)據(jù)進(jìn)行丟棄或一一對應(yīng)輸出到第一接收RAM控制器至第N接收RAM控制器； 第一接收RAM控制器至第N接收RAM控制器分別根據(jù)接收第一接收RAM至第N接收RAM的狀態(tài)將并行數(shù)據(jù)一一對應(yīng)寫入第一接收RAM至第N接收RAM ; 第一接收RAM至第N接收RAM分別將接收到的并行數(shù)據(jù)進(jìn)行緩存； 接收FIFO控制器根據(jù)第一接收RAM至第N接收RAM的狀態(tài)和接收FIFO芯片的狀態(tài)將第一接收RAM至第N接收RAM中的緩存數(shù)據(jù)寫入接收FIFO芯片； 接收FIFO芯片用于緩存接收到的并行數(shù)據(jù)； 接收方向: 發(fā)送FIFO芯片用于緩存待發(fā)送數(shù)據(jù)； 發(fā)送FIFO控制器根據(jù)第一發(fā)送RAM至第N發(fā)送RAM的狀態(tài)和發(fā)送FIFO芯片的狀態(tài)將待發(fā)送數(shù)據(jù)從發(fā)送FIFO芯片中讀取并一一對應(yīng)寫入第一發(fā)送RAM至第N發(fā)送RAM中； 第一發(fā)送RAM至第N發(fā)送RAM用于分別緩存接收到的待發(fā)送數(shù)據(jù)； 第一發(fā)送RAM控制器至第N發(fā)送RAM控制器用于對應(yīng)讀取第一發(fā)送RAM至第N發(fā)送RAM中的一幀數(shù)據(jù)并一一對應(yīng)傳遞至第一 CRC生成模塊至第N CRC生成模塊； 第一 CRC生成模塊至第N CRC生成模塊用于分別將一幀數(shù)據(jù)進(jìn)行CRC生成操作并生成CRC校驗(yàn)碼，將一幀數(shù)據(jù)和CRC校驗(yàn)碼一起——對應(yīng)送至第一 THDLC模塊至第N THDLC模塊； 第一 THDLC模塊至第N THDLC模塊用于分別將一幀數(shù)據(jù)進(jìn)行插幀頭標(biāo)識(shí)、插零操作、插CRC校驗(yàn)碼操作和插幀尾標(biāo)識(shí)操作后形成并行數(shù)據(jù)，將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后發(fā)送至外部。
【專利摘要】本發(fā)明公開了一種基于FPGA和FIFO芯片的多通道HDLC數(shù)據(jù)處理裝置。該裝置采用FPGA片上自帶接收RAM和FPGA外掛接收FIFO芯片實(shí)現(xiàn)對接收HDLC數(shù)據(jù)和待發(fā)送數(shù)據(jù)的緩存，接收FIFO控制器通過高速輪詢機(jī)制將所有通道接收RAM中數(shù)據(jù)高效快速傳遞到接收FIFO芯片，實(shí)現(xiàn)接收方向的大緩存，從而支持大數(shù)據(jù)突發(fā)業(yè)務(wù)；發(fā)送FIFO芯片根據(jù)各通道RAM狀態(tài)將數(shù)據(jù)依次發(fā)送到對應(yīng)通道RAM，發(fā)送FIFO芯片緩存大量的待發(fā)送數(shù)據(jù)，可使CPU一次操作寫入大量數(shù)據(jù)，減少了CPU的頻繁訪問，有利于提高CPU效率利用。本發(fā)明提供的技術(shù)方案，能夠充分利用FPGA并行運(yùn)算速度快的優(yōu)勢和FIFO芯片大容量緩存的特點(diǎn)，且同時(shí)支持多路HDLC傳輸，具有大緩存、配置靈活、易擴(kuò)展的特點(diǎn)。
【IPC分類】G06F13/40, G06F13/42, G06F13/38
【公開號(hào)】CN105302753
【申請?zhí)枴緾N201510776010
【發(fā)明人】張文志, 郭建立, 李吉良, 陳鳳祥, 劉永恩, 王曉萍, 楊小冬, 賈玉君, 張偉, 孟芳, 邱里鑫
【申請人】中國電子科技集團(tuán)公司第五十四研究所
【公開日】2016年2月3日
【申請日】2015年11月13日