基于高速dsp的通信板的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及高速數(shù)據(jù)通信領(lǐng)域，更具體地，涉及一種基于高速DSP的通信板。
【背景技術(shù)】
[0002]現(xiàn)代通訊發(fā)展中，各式各樣的數(shù)據(jù)通訊已經(jīng)占據(jù)了重要地位；隨著數(shù)據(jù)信號(hào)的成熟發(fā)展和大數(shù)據(jù)量處理需求的增加，對(duì)DSP技術(shù)的依賴性也越來(lái)越高。
[0003]在分布式系統(tǒng)中，分布式監(jiān)控節(jié)點(diǎn)的設(shè)備在監(jiān)測(cè)到數(shù)據(jù)以后，需要把數(shù)據(jù)傳輸?shù)竭h(yuǎn)程的服務(wù)監(jiān)控終端(例如，工作站)進(jìn)行進(jìn)一步的分析。然而，如果各個(gè)節(jié)點(diǎn)中的至少一些所監(jiān)測(cè)的數(shù)據(jù)量較大時(shí)，將會(huì)對(duì)分布式網(wǎng)絡(luò)的數(shù)據(jù)傳輸帶來(lái)極大的負(fù)荷。為了不對(duì)分布式數(shù)據(jù)傳輸造成阻塞，就需要設(shè)計(jì)出能夠高速傳輸數(shù)據(jù)的通信板。
[0004]申請(qǐng)?zhí)枮?01010590964.8的中國(guó)發(fā)明專利公開(kāi)一種FPGA通過(guò)DDR2接口與DSP通信的方法及裝置。在此方法中，根據(jù)DDR2控制器的讀寫(xiě)操作，從而通過(guò)DDR2接口代替原來(lái)的高速串行總線接口，實(shí)現(xiàn)FPGA與DSP的通信，降低數(shù)據(jù)傳輸實(shí)現(xiàn)成本。
[0005]申請(qǐng)?zhí)枮?01210401211.7的中國(guó)發(fā)明專利公開(kāi)了一種基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，包括雙通道切換開(kāi)關(guān)、FPGA、DSP和兩存儲(chǔ)器，通過(guò)FPGA控制雙通道切換開(kāi)關(guān)的開(kāi)關(guān)狀態(tài)，實(shí)現(xiàn)數(shù)據(jù)的交替存儲(chǔ)和讀取，節(jié)省等待時(shí)間，提高數(shù)據(jù)傳輸效率。
[0006]申請(qǐng)?zhí)枮?01210334228.4的中國(guó)實(shí)用新型專利公開(kāi)了一種基于DSP和FPGA的高速數(shù)據(jù)采集處理系統(tǒng)，在該系統(tǒng)中，通過(guò)FPGA內(nèi)部構(gòu)建雙口 RAM，再由DSP通過(guò)DMA的方式讀取數(shù)據(jù)，實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。
[0007]然而上述現(xiàn)有技術(shù)均采用不同類(lèi)型的處理芯片，對(duì)時(shí)序的控制也較為復(fù)雜，而且即使提高了處理速度也可能因網(wǎng)絡(luò)阻塞而導(dǎo)致數(shù)據(jù)傳輸效率下降。

【發(fā)明內(nèi)容】

[0008]本發(fā)明為了在確保傳輸路徑暢通的前提下實(shí)現(xiàn)高速數(shù)據(jù)傳輸，提供了一種基于高速DSP的通信板，包括:高速DSP芯片、電源芯片、存儲(chǔ)芯片、通信芯片，所述高速DSP芯片和存儲(chǔ)芯片均為多片，其中，所述各片高速DSP芯片中的至少一些以分時(shí)復(fù)用的方式對(duì)數(shù)據(jù)進(jìn)行編碼，并將編碼后的數(shù)據(jù)輪流存儲(chǔ)到多片存儲(chǔ)芯片中的至少幾個(gè)中，所述各片高速DSP芯片中的另一些的至少一部分用于監(jiān)控網(wǎng)路負(fù)荷，且剩余的高速DSP芯片用于作為上述編碼用的或上述監(jiān)控用的DSP芯片的備用芯片。
[0009]進(jìn)一步地，所述電源芯片采用4相模組電源。
[0010]進(jìn)一步地，所述DSP芯片與所述存儲(chǔ)芯片的數(shù)量相同。
[0011]進(jìn)一步地，所述通信芯片為基于4G網(wǎng)絡(luò)的通信芯片。
[0012]進(jìn)一步地，所述存儲(chǔ)芯片為flash芯片。
[0013]進(jìn)一步地，所述高速DSP芯片采用TI公司的TMS320F2812芯片。
[0014]進(jìn)一步地，所述基于高速DSP的通信板還包括定時(shí)刷新模塊，用于刷新所述存儲(chǔ)芯片。
[0015]進(jìn)一步地，所述編碼包括壓縮。
[0016]本發(fā)明的有益效果是:采用分時(shí)復(fù)用的原理，對(duì)數(shù)據(jù)進(jìn)行瀑布式處理，提高了數(shù)據(jù)在通信之前被編碼的效率；另一方面，能夠根據(jù)網(wǎng)絡(luò)的負(fù)荷情況確定通信的目標(biāo)，從而降低了高速數(shù)據(jù)傳輸過(guò)程中可能經(jīng)常遇到的網(wǎng)絡(luò)阻塞的發(fā)生概率。
【附圖說(shuō)明】
[0017]圖1示出了電源芯片的電路原理圖。
[0018]圖2示出了 4片TMS320F2812芯片和4片flash芯片的數(shù)據(jù)信號(hào)連接示意圖。
【具體實(shí)施方式】
[0019]根據(jù)本發(fā)明的一個(gè)實(shí)施例，基于高速DSP的通信板包括4片高速DSP芯片、I片電源芯片、4片存儲(chǔ)芯片，以及I片通信芯片。圖1示出了電源芯片的電路原理圖，其中，電源芯片包括一個(gè)多相PWM控制芯片，8位的VID信號(hào)被輸送給多相PWM控制芯片作為產(chǎn)生輸出給高速DSP芯片的Vcore電壓的基準(zhǔn)。多相PWM控制芯片產(chǎn)生四路脈寬可調(diào)的方波，每相錯(cuò)開(kāi)90度相位，送到四相的MOSFET驅(qū)動(dòng)芯片去。驅(qū)動(dòng)芯片受到方波的控制，以一定的間隔向上橋和下橋MOS管的柵極輪流送去方波，在一個(gè)周期的一定時(shí)間里上橋?qū)?，另一段時(shí)間里下橋?qū)?，電流分別經(jīng)過(guò)上橋和下橋流過(guò)扼流圈，四相的電流合在一起，由濾波電容平滑就得到了輸出的Vcore。當(dāng)負(fù)載變化或者輸出電壓有偏差時(shí)，多相PWM控制芯片將監(jiān)測(cè)到變化，相應(yīng)地調(diào)整PWM方波信號(hào)的脈寬占空比，輸出電壓就受調(diào)節(jié)回到預(yù)定值。這樣的電源芯片能夠?yàn)楸景l(fā)明的高速處理提供穩(wěn)定的電壓，有助于維護(hù)工作器件的穩(wěn)定性。
[0020]圖2示出了 4片TMS320F2812芯片和4片flash芯片的數(shù)據(jù)信號(hào)連接示意圖。高速DSP芯片I和高速DSP芯片2為對(duì)數(shù)據(jù)進(jìn)行編碼的高速DSP芯片；高速DSP芯片I分別連接flash芯片1、flash芯片2和flash芯片3，高速DSP芯片2分別連接flash芯片1、flash芯片3和flash芯片4。高速DSP芯片3為監(jiān)控通信芯片的負(fù)荷的高速DSP芯片，且分別連接flash芯片Uflash芯片2和flash芯片3。高速DSP芯片4為向高速DSP芯片1-3提供冗余的高速DSP芯片，且分別連接flash芯片2和flash芯片4。
[0021]下面通過(guò)舉例的方式詳細(xì)說(shuō)明本發(fā)明的上述分時(shí)復(fù)用的原理。多路復(fù)用器MUX根據(jù)計(jì)時(shí)器(未示出)的PWM時(shí)序控制4片高速DSP芯片的開(kāi)啟時(shí)序。該計(jì)時(shí)器輸出的PWM時(shí)序的周期為T(mén)MS320F2812芯片的工作周期(根據(jù)其核心頻率計(jì)算)的1/6。例如，PWM時(shí)序的周期為6T，則在O-1T期間，首先，MUX選通高速DSP芯片1，使該高速DSP芯片I處理O-1T期間輸入到該通信板的數(shù)據(jù)，S卩，對(duì)輸入的數(shù)據(jù)進(jìn)行編碼。在該DSP芯片I已經(jīng)讀取了此時(shí)間內(nèi)輸入的數(shù)據(jù)以后且尚處于其工作周期中時(shí)，一旦到達(dá)1T，則MUX選通高速DSP芯片3，使高速DSP芯片3在1T-2T期間監(jiān)測(cè)通信芯片的負(fù)荷，即監(jiān)測(cè)該通信芯片向哪些目標(biāo)地址發(fā)送了數(shù)據(jù)，并獲得其發(fā)送數(shù)據(jù)所采用的多個(gè)線程的工作狀態(tài)。一旦到達(dá)2T，MUX就選通高速DSP芯片2，使得在2T-3T期間，使該高速DSP芯片2處理1T-3T期間輸入到該通信板的數(shù)據(jù)，即，對(duì)輸入的數(shù)據(jù)進(jìn)行編碼。一旦到達(dá)3T，MUX則選通高速DSP芯片4，使得在3T-4T期間，使該高速DSP芯片4處理3T-4T期間輸入到該通信板的數(shù)據(jù)，即，對(duì)輸入的數(shù)據(jù)進(jìn)行編碼。一旦到達(dá)4T，則MUX選通高速DSP芯片3，使高速DSP芯片3在4T-5T期間監(jiān)測(cè)通信芯片的負(fù)荷，即監(jiān)測(cè)該通信芯片向哪些目標(biāo)地址發(fā)送了數(shù)據(jù)，并獲得其發(fā)送數(shù)據(jù)所采用的多個(gè)線程的工作狀態(tài)。一旦到達(dá)5T，MUX就選通高速DSP芯片2，使得在5T-6T期間，使該高速DSP芯片2處理4T-6T期間輸入到該通信板的數(shù)據(jù)，即，對(duì)輸入的數(shù)據(jù)進(jìn)行編碼。
[0022]經(jīng)過(guò)上述6T這樣的一個(gè)分時(shí)復(fù)用周期，每個(gè)高速DSP芯片都不會(huì)工作在超負(fù)荷狀態(tài)，并且當(dāng)上述分時(shí)復(fù)用周期多次重復(fù)，以處理被輸入到該通信板的一組數(shù)據(jù)以后，各個(gè)高速DSP芯片的緩存都不會(huì)因數(shù)據(jù)量過(guò)大而出現(xiàn)處理器占用率過(guò)高、溫度過(guò)熱、整體數(shù)據(jù)編碼能力下降的問(wèn)題，從而提高了數(shù)據(jù)編碼的速度和效率。
[0023]上述通信芯片的多個(gè)線程的工作狀態(tài)將被保存到其他的存儲(chǔ)單元(未示出)，例如SDRAM中。在處理完所述被輸入到該通信板的一組數(shù)據(jù)以后，高速DSP芯片4，即為其他高速DSP芯片提供冗余和支援的芯片，將對(duì)SDRAM中存儲(chǔ)的多組工作狀態(tài)進(jìn)行統(tǒng)計(jì)，查找其中超出閾值而仍然沒(méi)有處理完的數(shù)據(jù)，將該組數(shù)據(jù)進(jìn)行重新發(fā)送，并且如果有空余線程或距離目前時(shí)間最近的工作狀態(tài)表明線程尚有被新開(kāi)辟的可能，則可以利用該空余線程或新開(kāi)辟一個(gè)傳輸線程，控制通信芯片進(jìn)行該組被輸入到該通信板的且剛被編碼結(jié)束的一組數(shù)據(jù)的發(fā)送。
[0024]本領(lǐng)域技術(shù)人員清楚的是，根據(jù)本發(fā)明的其他實(shí)施例，所述的高速DSP芯片也可以互不相同或部分地相同。
[0025]優(yōu)選地，所述基于高速DSP的通信板還包括定時(shí)刷新模塊，用于刷新所述存儲(chǔ)芯片。在上述示例性描述中，未示出該存儲(chǔ)芯片，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚的是，該刷新模塊是不需要付出創(chuàng)造性勞動(dòng)就能夠得到的。
[0026]本發(fā)明中，所述編碼包括壓縮以及按照其他要求進(jìn)行的格式轉(zhuǎn)換，例如:進(jìn)行H.264編碼等。
[0027]以上應(yīng)用具體個(gè)例對(duì)本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，應(yīng)該理解，以上實(shí)施方式只是用于幫助理解本發(fā)明，而不應(yīng)理解為對(duì)本發(fā)明的限制。對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，可以對(duì)上述【具體實(shí)施方式】進(jìn)行變化。
【主權(quán)項(xiàng)】
1.一種基于高速DSP的通信板，包括:高速DSP芯片、電源芯片、存儲(chǔ)芯片、通信芯片，其特征在于，所述高速DSP芯片和存儲(chǔ)芯片均為多片，其中，所述各片高速DSP芯片中的至少一些以分時(shí)復(fù)用的方式對(duì)數(shù)據(jù)進(jìn)行編碼，并將編碼后的數(shù)據(jù)輪流存儲(chǔ)到多片存儲(chǔ)芯片中的至少幾個(gè)中，所述各片高速DSP芯片中的另一些的至少一部分用于監(jiān)控網(wǎng)路負(fù)荷，且剩余的高速DSP芯片用于作為上述編碼用的或上述監(jiān)控用的DSP芯片的備用芯片。
2.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述電源芯片采用4相模組電源。
3.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述DSP芯片與所述存儲(chǔ)芯片的數(shù)量相同。
4.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述通信芯片為基于4G網(wǎng)絡(luò)的通信芯片。
5.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述存儲(chǔ)芯片為flash芯片。
6.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述高速DSP芯片采用TI公司的TMS320F2812芯片。
7.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述基于高速DSP的通信板還包括定時(shí)刷新模塊，用于刷新所述存儲(chǔ)芯片。
8.根據(jù)權(quán)利要求1的基于高速DSP的通信板，其特征在于，所述編碼包括壓縮。
【專利摘要】本發(fā)明為了在確保傳輸路徑暢通的前提下實(shí)現(xiàn)高速數(shù)據(jù)傳輸，提供了一種基于高速DSP的通信板，包括：高速DSP芯片、電源芯片、存儲(chǔ)芯片、通信芯片，所述高速DSP芯片和存儲(chǔ)芯片均為多片，其中，所述各片高速DSP芯片中的至少一些以分時(shí)復(fù)用的方式對(duì)數(shù)據(jù)進(jìn)行編碼，并將編碼后的數(shù)據(jù)輪流存儲(chǔ)到多片存儲(chǔ)芯片中的至少幾個(gè)中，所述各片高速DSP芯片中的另一些的至少一部分用于監(jiān)控網(wǎng)路負(fù)荷，且剩余的高速DSP芯片用于作為上述編碼用的或上述監(jiān)控用的DSP芯片的備用芯片。本發(fā)明采用分時(shí)復(fù)用的原理，對(duì)數(shù)據(jù)進(jìn)行瀑布式處理，提高了數(shù)據(jù)在通信之前被編碼的效率；能夠根據(jù)網(wǎng)絡(luò)的負(fù)荷情況確定通信的目標(biāo)，從而降低了高速數(shù)據(jù)傳輸過(guò)程中可能經(jīng)常遇到的網(wǎng)絡(luò)阻塞的發(fā)生概率。
【IPC分類(lèi)】G06F13-16
【公開(kāi)號(hào)】CN104679682
【申請(qǐng)?zhí)枴緾N201510118861
【發(fā)明人】陳元春, 江德智, 王紅艷
【申請(qǐng)人】四川特倫特科技股份有限公司
【公開(kāi)日】2015年6月3日
【申請(qǐng)日】2015年3月18日