面向多優(yōu)先級數(shù)據(jù)硬件緩沖的無線通信網(wǎng)卡的制作方法
【專利摘要】本發(fā)明公開了一種面向多優(yōu)先級數(shù)據(jù)硬件緩沖的無線通信網(wǎng)卡，是一種面向802.11p無線通信網(wǎng)卡，屬于多信道實時通信系統(tǒng)中數(shù)據(jù)緩沖與信道管理【技術(shù)領(lǐng)域】，包括PCI接口、FPGA芯片，802.11p網(wǎng)卡芯片、天線和Flash?ROM存儲芯片，所述的FPGA芯片用于構(gòu)造4路發(fā)送數(shù)據(jù)硬件FIFO通道、1路接收數(shù)據(jù)硬件FIFO通道、網(wǎng)卡控制器和定時器，面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.11p無線通信網(wǎng)卡通過PCI接口與外部應(yīng)用單元相連接進行數(shù)據(jù)的實時交互，利用4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道對4個不同優(yōu)先級的發(fā)送數(shù)據(jù)進行緩沖，通過網(wǎng)卡控制器設(shè)置802.11p網(wǎng)卡芯片的通信信道對數(shù)據(jù)進行發(fā)送。本發(fā)明的效果和益處是利用4路硬件緩沖FIFO通道可以滿足多優(yōu)先級數(shù)據(jù)報文發(fā)送的不同服務(wù)需求，提高其發(fā)送的實時性。
【專利說明】面向多優(yōu)先級數(shù)據(jù)硬件緩沖的無線通信網(wǎng)卡
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于多信道實時通信系統(tǒng)中數(shù)據(jù)緩沖與信道管理【技術(shù)領(lǐng)域】，涉及到一種用于實時通信系統(tǒng)中多通道硬件收發(fā)緩沖機制的802.1lp無線通信網(wǎng)卡。
【背景技術(shù)】
[0002]隨著802.1lp在高速移動無線通信車聯(lián)網(wǎng)領(lǐng)域的廣泛應(yīng)用與研究，利用802.1lp實現(xiàn)面向多優(yōu)先級數(shù)據(jù)的短距離實時傳輸已成為關(guān)鍵，其中針對多優(yōu)先級數(shù)據(jù)的緩沖與信道控制備受關(guān)注。根據(jù)美國相關(guān)標(biāo)準(zhǔn)，基于802.1lp通信技術(shù)主要對4種不同優(yōu)先級數(shù)據(jù)類型進行傳輸。目前相關(guān)研究與應(yīng)用中，主要利用802.1lp通信所屬2.4G或5.9G頻率中為這四種不同優(yōu)先級數(shù)據(jù)分配專用的通信信道，每一通道固定發(fā)送某一優(yōu)先級數(shù)據(jù)，通過信道間的切換來發(fā)送相對應(yīng)優(yōu)先級數(shù)據(jù)。針對數(shù)據(jù)的緩沖與信道切換主要是主要利用CPU直接控制網(wǎng)卡芯片實現(xiàn)的。然而，這種方法對對高優(yōu)先級數(shù)據(jù)的處理實時性不好，使得高優(yōu)先級數(shù)據(jù)在多信道中實時通信性能降低。
[0003]FPGA芯片作為一種半定制電路，通過構(gòu)建特殊功能的片上系統(tǒng)，用于輔助CPU對網(wǎng)卡的多優(yōu)先級數(shù)據(jù)在不同的收發(fā)硬件FIFO通道中進行緩沖與管理，并控制802.1lp網(wǎng)卡芯片中通信的切換，提高802.1lp的通信性能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是在于克服現(xiàn)存技術(shù)的不足，提供一種802.1lp無線通信網(wǎng)卡，克服現(xiàn)有802.1lp網(wǎng)卡不具備面向不同優(yōu)先級數(shù)據(jù)專用硬件數(shù)據(jù)緩沖功能的缺點。
[0005]本發(fā)明是通過以下技術(shù)方案實現(xiàn)的:面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡，包括PCI接口、FPGA芯片，802.1lp網(wǎng)卡芯片、天線和Flash ROM存儲芯片。所述的FPGA芯片用于構(gòu)造4路發(fā)送數(shù)據(jù)硬件FIFO通道、I路接收數(shù)據(jù)硬件FIFO通道、網(wǎng)卡控制器和定時器；PCI接口為面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡與外部應(yīng)用單元(如PC機主板)提供連接接口，實現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的實時交互；對于外部應(yīng)用單元輸入的待發(fā)送數(shù)據(jù)通過8選I通道選通電路選擇4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道進行寫入緩沖，硬件數(shù)據(jù)發(fā)送緩沖FIFO通道的輸出端通過16位并行數(shù)據(jù)總線連接到802.1lp網(wǎng)卡芯片上，802.1lp網(wǎng)卡芯片通過天線對數(shù)據(jù)進行發(fā)送；網(wǎng)卡控制器用于根據(jù)當(dāng)前選通的硬件數(shù)據(jù)發(fā)送緩沖FIFO通道，通過16位數(shù)據(jù)線設(shè)定802.1lp網(wǎng)卡芯片對應(yīng)的通信信道，以便發(fā)送緩沖數(shù)據(jù)；4路發(fā)送緩沖FIFO通道中的第2通道FIF0-out2、第3通道FIF0_out3和第4通道FIF0-out4通過定時器以每通道50ms為工作時間段輪轉(zhuǎn)工作，第I通道FIFO-out I作為即收即發(fā)通道，用于快速發(fā)送最高優(yōu)先級數(shù)據(jù)，以中斷的方式打斷上述3路通道的發(fā)送過程，隨時發(fā)送本通道中的數(shù)據(jù)。
[0006]所述的4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道、I路硬件數(shù)據(jù)接收緩沖FIFO通道、控制器、定時器和8選I通道選通電路是在同一塊FPGA芯片上構(gòu)建的。
[0007]所述的FPGA芯片采用型號為Xilinx Virtex5 LX50T的芯片。[0008]所述的802.1lp網(wǎng)卡芯片采用型號為Atheros AR5414A-001的芯片。
[0009]所述的FPGA芯片上連接有一個Flash ROM存儲芯片，容量大于8M即可，用以保存FGPA上的程序。
[0010]本發(fā)明的有益效果是:面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡利用4路硬件緩沖FIFO通道可以滿足多優(yōu)先級數(shù)據(jù)報文發(fā)送的不同服務(wù)需求，特別是面向最高優(yōu)先級的數(shù)據(jù)報文可實現(xiàn)即收即發(fā)，提高其發(fā)送的實時性。
【專利附圖】

【附圖說明】
[0011]附圖1是本發(fā)明的面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡的結(jié)構(gòu)示意圖。
[0012]圖1中:IPCI接口，2Flash ROM存儲芯片，3FPGA芯片，4802.1 Ip網(wǎng)卡芯片，5天線。
[0013]附圖2是面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡中FPGA芯片中功能模塊結(jié)構(gòu)示意圖。
[0014]圖2中:68選I選通電路，7數(shù)據(jù)發(fā)送緩沖通道FIF0-outl，8數(shù)據(jù)發(fā)送緩沖通道FIF0-out2，9數(shù)據(jù)發(fā)送緩沖通道FIF0-out3，10數(shù)據(jù)發(fā)送緩沖通道FIF0_out4，11數(shù)據(jù)接收緩沖通道FIFO-1n，12網(wǎng)卡控制器，13定時器。
【具體實施方式】
[0015]以下結(jié)合實施例對本發(fā)明作進一步的詳細(xì)說明，如圖1、圖2所示。
[0016]面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡，包括PCI接口 1、FPGA芯片3，802.1lp網(wǎng)卡芯片4、天線5和Flash ROM存儲芯片2。所述的FPGA芯片3用于構(gòu)造4路發(fā)送數(shù)據(jù)硬件FIFO通道7-10、I路接收數(shù)據(jù)硬件FIFO通道11、網(wǎng)卡控制器12和定時器13 ;PCI接口 I為面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡與外部應(yīng)用單元(如PC機主板)提供連接接口，對于外部應(yīng)用單元輸入的待發(fā)送數(shù)據(jù)通過8選I通道選通電路6選擇4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道進行寫入緩沖。8選I通道選通電路與對應(yīng)的4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道選通策略是:引腳c3、c2和Cl的值為0、0和O時，選通第I硬件數(shù)據(jù)發(fā)送緩沖FIFO通道FIF0-outl7，用于發(fā)送最高優(yōu)先級數(shù)據(jù)；引腳c3、c2和cl的值為
0、0和I時，選通第2硬件數(shù)據(jù)發(fā)送緩沖FIFO通道FIF0-out28，用于發(fā)送次高優(yōu)先級數(shù)據(jù)；引腳c3、c2和Cl的值為0、1和O時，選通第3硬件數(shù)據(jù)發(fā)送緩沖FIFO通道FIF0_out39，用于發(fā)送第3高優(yōu)先級數(shù)據(jù)；引腳c3、c2和Cl的值為0、1和I時，選通第4硬件數(shù)據(jù)發(fā)送緩沖FIFO通道FIF0-out410，用于發(fā)送最低優(yōu)先級數(shù)據(jù)。硬件數(shù)據(jù)發(fā)送緩沖FIFO通道7_10的輸出端連接到802.1lp網(wǎng)卡芯片4上，802.1lp網(wǎng)卡芯片4通過天線5對數(shù)據(jù)進行發(fā)送。
[0017]網(wǎng)卡控制器12用于根據(jù)當(dāng)前選通的硬件數(shù)據(jù)發(fā)送緩沖FIFO通道，通過16位數(shù)據(jù)線設(shè)定802.1lp網(wǎng)卡芯片對應(yīng)的通信信道，以便發(fā)送緩沖數(shù)據(jù)；4路發(fā)送緩沖FIFO通道中的FIF0-out28、FIF0-out39和FIF0_out410通道通過定時器13以每通道50ms為工作時間段輪轉(zhuǎn)工作，另外FIFO-outl通道7作為即收即發(fā)通道，可打斷上述3路通道隨時發(fā)送本通道中的數(shù)據(jù)報文。對于接收硬件緩沖FIFO通道11，用來緩沖802.1lp網(wǎng)卡芯片4接收到的所有數(shù)據(jù)包，并通過PCIRE信號引腳標(biāo)識是否數(shù)據(jù)包進入接收硬件緩沖FIFO通道11，PCIRE信號引腳=‘I’表示有數(shù)據(jù)進入，PCIRE信號引腳=‘0’表示無數(shù)據(jù)進入。[0018]所述的4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道7_10、1路硬件數(shù)據(jù)接收緩沖FIFO通道
11、網(wǎng)卡控制器12、定時器13和8選I通道選通電路6是在同一塊FPGA芯片上構(gòu)建的。
[0019]8選I通道選通電路6的選通信號通過PCI接口 I中3位保留引腳由外部應(yīng)用單元所發(fā)出的控制信號提供相應(yīng)通道的選通信號，其余選通信號作為對網(wǎng)卡芯片4狀態(tài)配置時的配置命令輸入信號，配置數(shù)據(jù)不需要寫入FIFO，直接通過16位的數(shù)據(jù)線寫入網(wǎng)卡芯片。
[0020]面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡工作流程如下:
[0021]a.網(wǎng)卡初始化，通過PCI接口 I接收外部應(yīng)用單元下發(fā)的狀態(tài)設(shè)置數(shù)據(jù)，其中PCI接口 I中Cl、c2、C3三個引腳的都設(shè)置成為高電平“1”，狀態(tài)設(shè)置數(shù)據(jù)直接通過16位數(shù)據(jù)線發(fā)送給控制器12，由控制器12對網(wǎng)卡芯片4的工作初始狀態(tài)進行初始化。
[0022]b.數(shù)據(jù)報文發(fā)送，通過PCI接口 I接收外部應(yīng)用單元下發(fā)的待傳輸?shù)臄?shù)據(jù)，其中PCI接口 I中c3、c2、cl三個引腳如分別設(shè)置為低電平“O”、低電平“O”、低電平“O”代表選通數(shù)據(jù)發(fā)送緩沖通道FIFO-outl的寫使能信號WE，如分別設(shè)置為低電平“O”、低電平“O”、高電平“ I ”代表選通數(shù)據(jù)發(fā)送緩沖通道FIF0-out2的寫使能信號WE，如分別設(shè)置為低電平“O”、高電平“I”、低電平“O”代表選通數(shù)據(jù)發(fā)送緩沖通道FIF0-out3的寫使能信號WEjB分別設(shè)置為低電平“O”、高電平“ I ”、高電平“ I ”代表選通數(shù)據(jù)發(fā)送緩沖通道FIF0-out4的寫使能信號WE。PCI16位的數(shù)據(jù)進入所選通的FIFO通道。其中FIF0_out2、FIF0_out3、FIF0-out4均由網(wǎng)卡控制器12按照50ms的時間間隔將各通道的RE使能信號線發(fā)送高電平“1”，讓該FIFO通道發(fā)送數(shù)據(jù)給網(wǎng)卡芯片4，當(dāng)FIFO-outl通道被選通時，網(wǎng)卡控制器12直接給FIFO-outl通道的RE使能信號線發(fā)送高電平“1”，讓該通道發(fā)送數(shù)據(jù)給網(wǎng)卡芯片4。
[0023]c.數(shù)據(jù)報文接收，網(wǎng)卡芯片4接收到的數(shù)據(jù)通過MACWE引腳告知數(shù)據(jù)接收緩沖FIFO通道有數(shù)據(jù)進入，將接收到的數(shù)據(jù)16位數(shù)據(jù)總線寫入數(shù)據(jù)接收緩沖FIFO通道11中進行緩沖，并將PCIRE引腳至高電平“I”通知外部應(yīng)用單元讀取該數(shù)據(jù)。
【權(quán)利要求】
1.面向多優(yōu)先級數(shù)據(jù)硬件緩沖的無線通信網(wǎng)卡，是一種面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡，包括PCI接口、FPGA芯片，802.1lp網(wǎng)卡芯片、天線和Flash ROM存儲芯片，其特征是:所述的FPGA芯片用于構(gòu)造4路發(fā)送數(shù)據(jù)硬件FIFO通道、I路接收數(shù)據(jù)硬件FIFO通道、網(wǎng)卡控制器和定時器；PCI接口為面向多優(yōu)先級數(shù)據(jù)硬件緩沖的802.1lp無線通信網(wǎng)卡與外部應(yīng)用單元提供連接接口，實現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的實時交互；對于外部應(yīng)用單元輸入的待發(fā)送數(shù)據(jù)通過8選I通道選通電路選擇4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道進行寫入緩沖，硬件數(shù)據(jù)發(fā)送緩沖FIFO通道的輸出端通過16位并行數(shù)據(jù)總線連接到802.1lp網(wǎng)卡芯片上，802.1lp網(wǎng)卡芯片通過天線對數(shù)據(jù)進行發(fā)送；網(wǎng)卡控制器用于根據(jù)當(dāng)前選通的硬件數(shù)據(jù)發(fā)送緩沖FIFO通道，通過16位數(shù)據(jù)線設(shè)定802.1lp網(wǎng)卡芯片對應(yīng)的通信信道，以便發(fā)送緩沖數(shù)據(jù)；4路發(fā)送緩沖FIFO通道中的第2通道FIF0-out2、第3通道FIF0_out3和第4通道FIF0-out4通過定時器以每通道50ms為工作時間段輪轉(zhuǎn)工作，第I通道FIFO-outl作為即收即發(fā)通道，用于快速發(fā)送最高優(yōu)先級數(shù)據(jù)，以中斷的方式打斷上述3路通道的發(fā)送過程，隨時發(fā)送本通道中的數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的面向多優(yōu)先級數(shù)據(jù)硬件緩沖的無線通信網(wǎng)卡，其特征是:所述的4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道、I路硬件數(shù)據(jù)接收緩沖FIFO通道、網(wǎng)卡控制器、定時器和8選I通道選通電路是在同一塊FPGA芯片上構(gòu)建的。
3.根據(jù)權(quán)利要求1所述的面向多優(yōu)先級數(shù)據(jù)硬件緩沖的無線通信網(wǎng)卡，其特征是:所述的8選I通道選通電路是通過PCI接口中Cl、c2、c33個引腳控制通道選通，用于產(chǎn)生4路硬件數(shù)據(jù)發(fā)送緩沖FIFO通道的選通信號WE。
【文檔編號】G06F5/16GK103501548SQ201310405226
【公開日】2014年1月8日 申請日期:2013年9月6日 優(yōu)先權(quán)日:2013年9月6日
【發(fā)明者】丁男, 譚國真 申請人:大連理工大學(xué)