專利名稱：2GHz帶寬數(shù)字射頻存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及雷達(dá)射頻仿真技術(shù)領(lǐng)域，特別涉及2GHz帶寬數(shù)字射頻存儲(chǔ)器及存儲(chǔ)方法。
背景技術(shù)：
目前，隨著科學(xué)技術(shù)進(jìn)步及近代國(guó)防技術(shù)的多元化發(fā)展，在國(guó)防科工領(lǐng)域中，面對(duì)現(xiàn)代化數(shù)字戰(zhàn)爭(zhēng)的實(shí)際需求對(duì)雷達(dá)信號(hào)處理及系統(tǒng)仿真等技術(shù)提出了新的需求，要求雷達(dá)信號(hào)具有較寬的帶寬，帶寬可達(dá)到2G，因此，原有技術(shù)中幾百兆的帶寬已不能滿足上述需求，為了解決上述問題，現(xiàn)有技術(shù)中通過復(fù)雜的硬件結(jié)構(gòu)，多重的信號(hào)處理設(shè)計(jì)滿足以上要求，但于此同時(shí)的問題在于，由于硬件電路設(shè)計(jì)難度的增大，對(duì)器件選型、信號(hào)完整性、散熱、電源等方面都需要重新設(shè)計(jì)考慮，從而對(duì)實(shí)際硬件產(chǎn)品的實(shí)施帶來更大難度，不僅使成本增加，而且由于復(fù)雜的電路設(shè)計(jì)，使系統(tǒng)的整體穩(wěn)定性降低，特別是某些關(guān)鍵部件的選擇上尤為困難，使系統(tǒng)性能受到個(gè)別處理器件性能的影響較大，從而不能達(dá)到滿意的設(shè)計(jì)及實(shí)施效果，從而不能滿足現(xiàn)代雷達(dá)以及電子對(duì)抗的發(fā)展需求。因此，發(fā)明人在實(shí)現(xiàn)本發(fā)明過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中的缺陷在于，現(xiàn)有技術(shù)中在提高處理帶寬的設(shè)計(jì)中，通常是通過處理器件數(shù)量的方式給予實(shí)現(xiàn)的，但隨著處理器件的增多，同時(shí)會(huì)對(duì)系統(tǒng)的整體穩(wěn)定性造成影響，并且對(duì)于整個(gè)系統(tǒng)而言，在現(xiàn)有技術(shù)中關(guān)鍵器件性能不能得到提升的情況下，系統(tǒng)的整體性能會(huì)受到個(gè)別器件的影響，而使得系統(tǒng)性能受到影響，不能滿足當(dāng)前雷達(dá)信號(hào)處理的需求。

實(shí)用新型內(nèi)容針對(duì)現(xiàn)有技術(shù)中的缺陷，本實(shí)用新型提供了一種2GHz帶寬數(shù)字射頻存儲(chǔ)器及存儲(chǔ)方法，從而解決了現(xiàn)有技術(shù)中系統(tǒng)復(fù)雜度對(duì)射頻處理帶寬制約的問題。為此目的，本實(shí)用新型提供了 2GHz帶寬數(shù)字射頻存儲(chǔ)器，包括:寬帶模擬/數(shù)字轉(zhuǎn)換器ADC、射頻處理現(xiàn)場(chǎng)可編程門陣列FPGA及存儲(chǔ)池，所述射頻處理FPGA包括:串/并轉(zhuǎn)換單元及存儲(chǔ)池，所述寬帶模擬/數(shù)字轉(zhuǎn)換器ADC與所述串/并轉(zhuǎn)換單元的輸入連接，所述串/并轉(zhuǎn)換單元的輸出與所述存儲(chǔ)池連接；所述寬帶模擬/數(shù)字轉(zhuǎn)換器將接收到的模擬射頻信號(hào)轉(zhuǎn)換為串行數(shù)字射頻信號(hào)輸入到所述串/并轉(zhuǎn)換單元，所述串/并轉(zhuǎn)換單元將所述串行數(shù)字射頻信號(hào)進(jìn)行串并轉(zhuǎn)換，并將處理后的多個(gè)并行數(shù)字射頻信號(hào)輸入到所述存儲(chǔ)池中。同時(shí)，本實(shí)用新型還提供了 2GHz帶寬數(shù)字射頻存儲(chǔ)方法，其中，包括以下步驟:將接收到的模擬射頻信號(hào)轉(zhuǎn)換為串行數(shù)字射頻信號(hào)輸入到所述串/并轉(zhuǎn)換單元；將所述串行數(shù)字射頻信號(hào)進(jìn)行串并轉(zhuǎn)換獲取多個(gè)并行數(shù)字射頻信號(hào)；將所述多個(gè)并行數(shù)字射頻信號(hào)進(jìn)行存儲(chǔ)。由此可知，與現(xiàn)有技術(shù)相比，本實(shí)用新型的上述實(shí)施方式具有以下有益效果:通過對(duì)接受到的數(shù)字雷達(dá)信號(hào)進(jìn)行串并轉(zhuǎn)換，獲取多個(gè)并行數(shù)字雷達(dá)信號(hào)，并根據(jù)所述并行數(shù)字雷達(dá)信號(hào)進(jìn)行預(yù)設(shè)處理，并將處理后的多個(gè)所述并行數(shù)字雷達(dá)信號(hào)進(jìn)行并串轉(zhuǎn)換獲取處理后的數(shù)字雷達(dá)信號(hào)。解決了帶寬低的問題，使得每秒處理數(shù)據(jù)增多，具有更高速的數(shù)據(jù)采集和回放能力，可以靈活實(shí)現(xiàn)數(shù)據(jù)采集、存儲(chǔ)、傳輸和回放等功能，以滿足現(xiàn)代雷達(dá)射頻仿真領(lǐng)域發(fā)展的需求。

圖1為本實(shí)用新型一實(shí)施方式的2GHz帶寬數(shù)字射頻存儲(chǔ)器的連接結(jié)構(gòu)示意圖；圖2為本實(shí)用新型另一實(shí)施方式的2GHz帶寬數(shù)字射頻存儲(chǔ)器的連接結(jié)構(gòu)示意圖；圖3為本實(shí)用新型又一實(shí)施方式的2GHz帶寬數(shù)字射頻存儲(chǔ)器的連接結(jié)構(gòu)示意圖。
具體實(shí)施方式

以下結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)的說明。實(shí)施例如圖1所示，為本實(shí)用新型的2GHz帶寬數(shù)字射頻存儲(chǔ)器的連接結(jié)構(gòu)示意圖。2GHz帶寬數(shù)字射頻存儲(chǔ)器，包括:寬帶模擬/數(shù)字轉(zhuǎn)換器(Analog toDigital Converter, ADC)101、存儲(chǔ)池102、射頻處理現(xiàn)場(chǎng)可編程門陣列FPGA (Field 一 Programmable Gate Array)103。ADClOl選用的是E2V公司的EV10AQ190型號(hào)，射頻處理FPGA103采用XILINX公司的XC7VX485T芯片。所述射頻處理FPGA103包括:串/并轉(zhuǎn)換單元1031及存儲(chǔ)池，所述寬帶模擬/數(shù)字轉(zhuǎn)換器ADClOl的數(shù)字輸入與所述串/并轉(zhuǎn)換單元1031的輸入連接，所述串/并轉(zhuǎn)換單元1031的輸出與所述存儲(chǔ)池102連接。寬帶模擬/數(shù)字轉(zhuǎn)換器ADClOl將接收到的模擬射頻信號(hào)轉(zhuǎn)換為串行數(shù)字射頻信號(hào)輸入到所述串/并轉(zhuǎn)換單元1031，所述串/并轉(zhuǎn)換單元1031將所述串行數(shù)字射頻信號(hào)進(jìn)行串并轉(zhuǎn)換，并將處理后的多個(gè)并行數(shù)字射頻信號(hào)輸入到所述存儲(chǔ)池102中。由于FPGA的處理速度較低在300M左右，因此要在FPGA中處理如此高數(shù)據(jù)率的數(shù)據(jù)就必須要對(duì)采樣后的數(shù)字信號(hào)進(jìn)行串并轉(zhuǎn)換。由此，數(shù)據(jù)信號(hào)一路變?yōu)槎嗦罚恳宦窋?shù)據(jù)率就為300M左右，這樣就能夠被FPGA處理，也就是在FPGA內(nèi)進(jìn)行多路并行處理。需要說明的是本實(shí)用新型中FPGA中的各單元模塊為硬件語言單元模塊，是通過硬件語言實(shí)現(xiàn)并燒至固化于FPGA中所實(shí)現(xiàn)的硬件單元模塊。作為一種優(yōu)選的方案，如圖2所示，2GHz帶寬數(shù)字射頻存儲(chǔ)器還包括:寬帶數(shù)字/ 模擬轉(zhuǎn)換器(Digital to Analog Converter, DAC) 104。DAC104 選用的是 Euvis 公司的MD662H型號(hào)。所述射頻處理FPGA103還包括:與所述存儲(chǔ)池102連接的多個(gè)并行數(shù)字射頻處理單元1033及并/串轉(zhuǎn)換單元1032，所述多個(gè)并行數(shù)字射頻處理單元分別與所述存儲(chǔ)池102及所述并/串轉(zhuǎn)換單元1032連接；所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC104的輸入與所述多個(gè)并行數(shù)字射頻處理單元1033的輸出連接；所述多個(gè)并行數(shù)字射頻處理單元1033分別讀取所述存儲(chǔ)池102中的多個(gè)并行數(shù)字射頻信號(hào)進(jìn)行射頻處理，并將處理后的多個(gè)并行數(shù)字射頻信號(hào)輸入到所述并/串轉(zhuǎn)換單元1032中，所述并/串轉(zhuǎn)換單元1032將所述多個(gè)并行數(shù)字射頻信號(hào)轉(zhuǎn)換為串行數(shù)字射頻信號(hào)，并將所述串行數(shù)字射頻信號(hào)輸入到所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC104中，所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC104將所述串行數(shù)字射頻信號(hào)轉(zhuǎn)換為串行模擬射頻信號(hào)。[0015]射頻存儲(chǔ)器還包括:同步電路105，所述同步電路105與所述寬帶模擬/數(shù)字轉(zhuǎn)換器ADClOl及所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC104連接，用于保持所述寬帶模擬/數(shù)字轉(zhuǎn)換器ADClOl與所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC104的相位差。所述存儲(chǔ)池102包括多片SDRAM(Synchronous Dynamic RandomAccess Memory,同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)。作為一種優(yōu)選的方案，如圖3所示，射頻存儲(chǔ)器還包括:與所述射頻處理FPGA101連接的傳輸控制FPGA106、PCI (Peripheral ComponentInterconnect,外圍部件互連總線)接口 107、HDMI (High DefinitionMultimedia Interface,高清晰度多媒體接口)視頻接口108，以太網(wǎng)接口 109及USB接口 110。傳輸控制FPGA106采用的是XILINX公司的XC7Z010芯片。所述傳輸控制FPGA106包括:PCI接口單元，用于將PCI接口 107格式數(shù)據(jù)轉(zhuǎn)換為所述射頻處理FPGA3的數(shù)據(jù)格式或?qū)⑺錾漕l處理FPGA3的數(shù)據(jù)格式轉(zhuǎn)換為PCI接口 107格式數(shù)據(jù)；HDMI視頻接口單元，用于將所述射頻處理FPGA103的數(shù)據(jù)格式轉(zhuǎn)換為HDMI視頻接口 108格式數(shù)據(jù)；以太網(wǎng)接口單元，用于將以太網(wǎng)接口 109格式數(shù)據(jù)轉(zhuǎn)換為所述射頻處理FPGA103的數(shù)據(jù)格式或?qū)⑺錾漕l處理FPGA103的數(shù)據(jù)格式轉(zhuǎn)換為太網(wǎng)接口 109格式數(shù)據(jù)；USB接口單元，用于將USB接口 110格式數(shù)據(jù)轉(zhuǎn)換為所述射頻處理FPGA103的數(shù)據(jù)格式。所述PCI接口 107與所述PCI接口單元連接；所述HDMI視頻接口 108與所述HDMI視頻接口單元連接；所述以太網(wǎng)接口 109與所述以太網(wǎng)接口單元連接；所述USB接口 110與所述USB接口單元連接；所述傳輸控制FPGA106與所述射頻處理FPGA103通過LVDS差分信號(hào)線連接。射頻處理單元中的射頻處理包括:數(shù)字信號(hào)下變頻、數(shù)字信號(hào)濾波、數(shù)字信號(hào)抽取、數(shù)字信號(hào)濾波、數(shù)字信號(hào)內(nèi)插、數(shù)字信號(hào)的正交調(diào)制。射頻存儲(chǔ)器還包括:存儲(chǔ)負(fù)荷顯示陣列，所述射頻處理FPGA103還包括:存儲(chǔ)負(fù)荷顯示單元，所述存儲(chǔ)負(fù)荷顯示單元輸入與所述存儲(chǔ)池102連接，根據(jù)所述存儲(chǔ)池102使用量劃分為多個(gè)陣列級(jí)別數(shù)，所述多個(gè)陣列級(jí)別數(shù)與所述存儲(chǔ)負(fù)荷顯示陣列的顯示單元數(shù)相對(duì)應(yīng)，所述存儲(chǔ)負(fù)荷顯示單元輸出與所述存儲(chǔ)負(fù)荷顯示陣列輸入連接。本實(shí)用新型的上述實(shí)施方式具有以下優(yōu)點(diǎn):通過對(duì)接收到的數(shù)字雷達(dá)信號(hào)進(jìn)行串并轉(zhuǎn)換，獲取多個(gè)并行數(shù)字雷達(dá)信號(hào)，并根據(jù)所述并行數(shù)字雷達(dá)信號(hào)進(jìn)行預(yù)設(shè)處理，并將處理后的多個(gè)所述并行數(shù)字雷達(dá)信號(hào)進(jìn)行并串轉(zhuǎn)換獲取處理后的數(shù)字雷達(dá)信號(hào)。解決了帶寬低的問題，使得每秒處理數(shù)據(jù)增多，具有更高速的數(shù)據(jù)采集和回放能力，可以靈活實(shí)現(xiàn)數(shù)據(jù)采集、存儲(chǔ)、傳輸和回放等功能，以滿足現(xiàn)代雷達(dá)射頻仿真領(lǐng)域發(fā)展的需求。值得注意的是，以上所述僅為本實(shí)用新型的較佳實(shí)施例，并非因此限定本實(shí)用新型的專利保護(hù)范圍。對(duì)于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型創(chuàng)造構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，或直接或間接運(yùn)用于其他相關(guān)技術(shù)領(lǐng)域均同理皆包含于本實(shí)用新型所涵蓋的范圍內(nèi)。
權(quán)利要求1.2GHz帶寬數(shù)字射頻存儲(chǔ)器，其特征在于，包括:寬帶模擬/數(shù)字轉(zhuǎn)換器ADC、射頻處理現(xiàn)場(chǎng)可編程門陣列FPGA及存儲(chǔ)池，所述射頻處理FPGA包括:串/并轉(zhuǎn)換單元，所述寬帶模擬/數(shù)字轉(zhuǎn)換器ADC與所述串/并轉(zhuǎn)換單元的輸入連接，所述串/并轉(zhuǎn)換單元的輸出與所述存儲(chǔ)池連接；所述寬帶模擬/數(shù)字轉(zhuǎn)換器將接收到的模擬射頻信號(hào)轉(zhuǎn)換為串行數(shù)字射頻信號(hào)輸入到所述串/并轉(zhuǎn)換單元，所述串/并轉(zhuǎn)換單元將所述串行數(shù)字射頻信號(hào)進(jìn)行串并轉(zhuǎn)換，并將處理后的多個(gè)并行數(shù)字射頻信號(hào)輸入到所述存儲(chǔ)池中。
2.如權(quán)利要求1所述的射頻存儲(chǔ)器，其特征在于，還包括:寬帶數(shù)字/模擬轉(zhuǎn)換器DAC，所述射頻處理FPGA還包括:與所述存儲(chǔ)池連接的多個(gè)并行數(shù)字射頻處理單元及并/串轉(zhuǎn)換單元，所述多個(gè)并行數(shù)字射頻處理單元分別與所述存儲(chǔ)池及所述并/串轉(zhuǎn)換單元連接；所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC的輸入與所述多個(gè)并行數(shù)字射頻處理單元的輸出連接；所述多個(gè)并行數(shù)字射頻處理單元分別讀取所述存儲(chǔ)池中的多個(gè)并行數(shù)字射頻信號(hào)進(jìn)行射頻處理，并將處理后的多個(gè)并行數(shù)字射頻信號(hào)輸入到所述并/串轉(zhuǎn)換單元中，所述并/串轉(zhuǎn)換單元將所述多個(gè)并行數(shù)字射頻信號(hào)轉(zhuǎn)換為串行數(shù)字射頻信號(hào)，并將所述串行數(shù)字射頻信號(hào)輸入到所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC中，所述寬帶數(shù)字/模擬轉(zhuǎn)換器DAC將所述串行數(shù)字射頻信號(hào)轉(zhuǎn)換為串行模擬射頻信號(hào)。
3.如權(quán)利要求2所述的射頻存儲(chǔ)器，其特征在于，還包括:同步電路，所述同步電路與所述寬帶模擬/數(shù)字轉(zhuǎn)換器及所述寬帶數(shù)字/模擬轉(zhuǎn)換器連接，用于保持所述寬帶模擬/數(shù)字轉(zhuǎn)換器與所述寬帶數(shù)字/模擬轉(zhuǎn)換器的相位差；所述存儲(chǔ)池包括:多片SDRAM。
4.如權(quán)利要求2所述的射頻存儲(chǔ)器，其特征在于，還包括:與所述射頻處理FPGA連接的傳輸控制FPGA、PCI接口、HDMI視頻接口，以太網(wǎng)接口及USB接口，所述傳輸控制FPGA包括=PCI接口單元、HDMI視頻接口單元、以太網(wǎng)接口單元、USB接口單元；所述PCI接口與所述PCI接口單元連接；所述HDMI視頻接口與所述HDMI視頻接口單元連接；所述以太網(wǎng)接口與所述以太網(wǎng)接口單元連接；所述USB接口與所述USB接口單元連接；所述射頻處理FPGA與所述傳輸控制FPGA通過LVDS差分信號(hào)線連接。
5.如權(quán)利要求1或2所述的射頻存儲(chǔ)器，其特征在于，所述射頻處理FPGA的射頻處理還包括:數(shù)字信號(hào)下變頻、數(shù)字信號(hào)濾波、數(shù)字信號(hào)抽取、數(shù)字信號(hào)濾波、數(shù)字信號(hào)內(nèi)插、數(shù)字信號(hào)的正交調(diào)制。
6.如權(quán)利要求1或2所述的射頻存儲(chǔ)器，其特征在于，還包括:存儲(chǔ)負(fù)荷顯示陣列，所述射頻處理FPGA還包括:存儲(chǔ)負(fù)荷顯示單元,所述存儲(chǔ)負(fù)荷顯示單元輸入與所述存儲(chǔ)池連接，根據(jù)所述存儲(chǔ)池使用量劃分為多個(gè)陣列級(jí)別數(shù)，所述多個(gè)陣列級(jí)別數(shù)與所述存儲(chǔ)負(fù)荷顯示陣列的顯示單元數(shù)相對(duì)應(yīng)，所述存儲(chǔ)負(fù)荷顯示單元輸出與所述存儲(chǔ)負(fù)荷顯示陣列輸入連接。
專利摘要本實(shí)用新型公開了2GHz帶寬數(shù)字射頻存儲(chǔ)器，存儲(chǔ)器包括寬帶模擬/數(shù)字轉(zhuǎn)換器ADC、射頻處理現(xiàn)場(chǎng)可編程門陣列FPGA及存儲(chǔ)池，所述射頻處理FPGA包括串/并轉(zhuǎn)換單元，所述寬帶模擬/數(shù)字轉(zhuǎn)換器ADC與所述串/并轉(zhuǎn)換單元的輸入連接，所述串/并轉(zhuǎn)換單元的輸出與所述存儲(chǔ)池連接。本實(shí)用新型的2GHz帶寬數(shù)字射頻存儲(chǔ)器及存儲(chǔ)方法主要用于雷達(dá)射頻仿真技術(shù)領(lǐng)域，具有高速數(shù)據(jù)采集、回放能力，可以靈活實(shí)現(xiàn)數(shù)據(jù)采集、存儲(chǔ)、傳輸和回放等功能，并且能夠解決現(xiàn)在DRFM系統(tǒng)帶寬不夠的問題，提高射頻信號(hào)存儲(chǔ)的能力和速度。
文檔編號(hào)G06F13/16GK203038262SQ20122074139
公開日2013年7月3日 申請(qǐng)日期2012年12月28日 優(yōu)先權(quán)日2012年12月28日
發(fā)明者孫亞光, 王棟, 陶青長(zhǎng), 陳雷 申請(qǐng)人:北京華清瑞達(dá)科技有限公司