專利名稱：包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法
技術(shù)領(lǐng)域：
本申請涉及一種數(shù)字集成電路設(shè)計方法，
背景技術(shù)：
圖I是一個上升沿D觸發(fā)器，其輸出信號Q只在時鐘信號CLK的上升沿跟蹤輸入
信號D。圖2是一個下降沿D觸發(fā)器，其只是將上升沿D觸發(fā)器的時鐘輸入反相，以使輸出信號Q只在時鐘信號CLK的下降沿跟蹤輸入信號D。圖3是一個雙邊沿D觸發(fā)器，包括一個上升沿D觸發(fā)器10、一個下降沿D觸發(fā)器 20和一個兩路復(fù)用器30。在時鐘信號CLK的上升沿，兩路復(fù)用器30將上升沿D觸發(fā)器10的輸出信號Ql作為雙邊沿D觸發(fā)器的輸出信號Q3。在時鐘信號CLK的下降沿，兩路復(fù)用器30將下降沿D觸發(fā)器20的輸出信號Q2作為雙邊沿D觸發(fā)器的輸出信號Q3。因此，雙邊沿D觸發(fā)器的輸出信號Q3既在時鐘信號CLK的上升沿、也在時鐘信號CLK的下降沿跟蹤輸入信號D。上述以D觸發(fā)器為例的雙邊沿觸發(fā)器打破了一個時鐘周期內(nèi)只能在一個時鐘沿進行數(shù)據(jù)處理的局限，在一個時鐘周期內(nèi)的上升沿和下降沿均可進行數(shù)據(jù)處理。采用這種雙邊沿觸發(fā)器后，當(dāng)輸入信號仍維持原來的頻率時，時鐘信號的頻率可減小為原來的一半，而仍能處理在原時鐘信號頻率下與單邊沿觸發(fā)器相同的數(shù)據(jù)量。顯然，降低一半時鐘頻率可達到顯著降低功耗、減小發(fā)熱的目的。如果仍維持原來的時鐘信號頻率，則雙邊沿觸發(fā)器在相同時間段內(nèi)的數(shù)據(jù)處理量可達原來的兩倍，從而顯著提升處理速度。當(dāng)前，數(shù)字集成電路通常采用由頂向下的設(shè)計方法。請參閱圖4，這是一種典型的數(shù)字集成電路設(shè)計方法，包括如下步驟第I步、設(shè)計輸入(design entry),即以文本和/或圖形方式描述電路的行為和/或結(jié)構(gòu)，形成RTL級的電路描述文件。文本方式例如采用Veri log、VHDL等硬件描述語言(HDL,hardware description language)。圖形方式例如采用原理圖、狀態(tài)圖等。電路行為是指電路的輸入與輸出之間的關(guān)系及其時序關(guān)系。電路結(jié)構(gòu)是指電路中的各個功能塊、模塊、單元、門及它們之間的連接關(guān)系。第2步、RTL (寄存器傳輸級，register transfer level)級功能仿真，即對RTL級電路描述文件進行仿真，測試其功能是否與設(shè)計要求一致。RTL級功能仿真又稱前仿真(pre-layout simulation),通常沒有時序信息,或簡單地定義延遲時間為單位時間，如Ins0第3步、邏輯綜合(logic synthesis),即將RTL級的電路描述文件轉(zhuǎn)換為由具體邏輯單元所組成的門級網(wǎng)表(netlist)文件。門級網(wǎng)表文件可以是EDIF文件、VHDL文件、Verilog文件等。轉(zhuǎn)換過程取決于約束條件和單元庫文件。所述約束條件，包括面積約束、時序約束等。所述時序約束包括要求工作時鐘的頻率、占空比、偏移特性、輸入信號的輸入延時、輸出信號的輸出延時、各信號的轉(zhuǎn)換時間等。
所述單元庫文件也稱工藝庫文件，包括各種組合邏輯單元(與非門、多路復(fù)用器、加法器等)和時序邏輯單元(觸發(fā)器、鎖存器等)以及這些單元的一些必要的時序信息(延時信息、驅(qū)動能力等)。第4步、門級與RTL級形式驗證，即根據(jù)電路結(jié)構(gòu)靜態(tài)地判斷門級網(wǎng)表文件與RTL級電路描述文件在功能上是否一致?，F(xiàn)有的數(shù)字集成電路只采用單邊沿觸發(fā)器，因而這一步可以省略。第5步、綜合后門級功能仿真，即對邏輯綜合后所形成的門級網(wǎng)表文件進行仿真，測試其功能是否與設(shè)計要求一致。此時可選擇在門級網(wǎng)表中加入時序信息，以判斷其時序是否與設(shè)計要求一致。第6步、邏輯優(yōu)化(logic optimization),即根據(jù)布爾方程等效原則,將邏輯綜合所生成的門級網(wǎng)表文件中的一些非優(yōu)化的布爾描述轉(zhuǎn)換為優(yōu)化的布爾描述，以減小電路占用的邏輯單元的規(guī)模、簡化電路結(jié)構(gòu)。邏輯優(yōu)化后的門級網(wǎng)表文件也要進行功能仿真。
第7步、優(yōu)化前后門級形式驗證，即根據(jù)電路結(jié)構(gòu)靜態(tài)地判斷邏輯優(yōu)化后的門級網(wǎng)表文件與邏輯優(yōu)化前的門級網(wǎng)表文件在功能上是否一致。第8步、優(yōu)化后門級功能仿真，即對邏輯優(yōu)化后所形成的門級網(wǎng)表文件進行仿真，測試其功能是否與設(shè)計要求一致。此時可選擇在門級網(wǎng)表中加入時序信息，以判斷其時序是否與設(shè)計要求一致。第9步、布局布線，即根據(jù)門級網(wǎng)表文件進行版圖設(shè)計。該過程通常包括(I)預(yù)布局(floor planning),即確定芯片的形狀、尺寸等。(2)布局(placement),即在芯片上排列網(wǎng)表的塊(blocks),確定塊內(nèi)單兀(cells)的位置。(3)時鐘樹綜合(clock tree synthesis, CTS),這是根據(jù)芯片的物理版圖將時鐘信號由時鐘源傳遞至芯片內(nèi)各個寄存器時鐘引腳。時鐘樹是一種用來分析線延時的樹形結(jié)構(gòu)。例如，將時鐘源作為樹根，各個同步單元作為樹葉，中間的樹枝就是實際的連線。理想情況下，各個同步單元應(yīng)該同時接收到時鐘信號。通過分析時鐘樹的各條路徑長度即可對接收時鐘信號的延時偏差進行優(yōu)化改進。(4)布線(routing)，即在塊和單元內(nèi)或它們之間確定連線。第10步、版圖級功能仿真,也稱后仿真(post-layout simulation),即對布局布線后的網(wǎng)表文件、或?qū)Σ季植季€后的抽取了 RC參數(shù)(電阻電容參數(shù))的網(wǎng)表文件進行仿真，以測試其功能與時序是否與設(shè)計要求一致。第11步、版圖驗證，包括設(shè)計規(guī)則檢查(DRC)、版圖的網(wǎng)表輸出(NE)、電學(xué)規(guī)則檢查(ERC)、寄生參數(shù)提取(PE)、電路圖版圖對照(LVS)等。第12步、生成版圖⑶SII數(shù)據(jù)。由于EDA (electronic design automation)工具的普及，在上述設(shè)計流程的各個步驟，都有EDA工具幫助實現(xiàn)。在除第I步以外的其余步驟中，基本上是依賴EDA工具自動實現(xiàn)，如有錯誤再由人工修改?，F(xiàn)有的數(shù)字集成電路設(shè)計方法都是基于單邊沿觸發(fā)器的。目前還沒有辦法進行包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計，這是由于第3步中的邏輯綜合工具等EDA工具都不支持雙邊沿觸發(fā)器，因而無法將RTL級的電路描述文件自動地轉(zhuǎn)換為門級網(wǎng)表文件。這些工作如全部交由人工處理，則是難以想象的。

發(fā)明內(nèi)容
本申請所要解決的技術(shù)問題是使現(xiàn)有的數(shù)字集成電路設(shè)計方法增加對雙邊沿觸發(fā)器的支持。為解決上述技術(shù)問題，本申請包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法包含設(shè)計輸入、邏輯綜合、門級與RTL級形式驗證、邏輯優(yōu)化、優(yōu)化前后門級形式驗證、布局布線的步驟；其中在設(shè)計輸入時，RTL級電路描述文件中只采用單邊沿觸發(fā)器；在邏輯綜合后，對生成的綜合后第一門級網(wǎng)表文件中的單邊沿觸發(fā)器部分或全部地改為雙邊沿觸發(fā)器，生成綜合后第二門級網(wǎng)表文件；同時在門級單元庫文件中增加雙邊沿觸發(fā)器的門結(jié)構(gòu)，在門級單元庫描述文件中增加雙邊沿觸發(fā)器的描述； 在門級與RTL級形式驗證時，對綜合后第一門級網(wǎng)表文件與RTL級電路描述文件進行形式驗證；在邏輯優(yōu)化時，對綜合后第二門級網(wǎng)表文件進行邏輯優(yōu)化；在優(yōu)化前后門級形式驗證之前，先將門級單元庫描述文件中的雙邊沿觸發(fā)器的描述改為與單邊沿觸發(fā)器一致，再對優(yōu)化后門級網(wǎng)表文件與綜合后第二門級網(wǎng)表文件進行形式驗證，再將門級單元庫描述文件中的雙邊沿觸發(fā)器的描述恢復(fù)原樣；在布局布線之前，先在版圖級單元庫文件中增加雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)、和ROW (排)描述，再進行布局布線；在布局布線時，所生成的時鐘樹包括了雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)之內(nèi)的線延遲、和兩路復(fù)用器的延遲。本申請所述方法實現(xiàn)了包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計的全流程，使得雙邊沿觸發(fā)器真正融入到數(shù)字集成電路的設(shè)計之中。這對于提升數(shù)字集成電路的處理速度、或者降低數(shù)字集成電路的功耗方面，都具有重大意義。


圖I是上升沿D觸發(fā)器的邏輯符號。圖2是下降沿D觸發(fā)器的邏輯符號。圖3是雙邊沿D觸發(fā)器的電路示意圖。圖4是現(xiàn)有的數(shù)字集成電路設(shè)計方法的流程圖。圖5是本申請的數(shù)字集成電路設(shè)計方法的流程圖。圖中附圖標(biāo)記說明10為上升沿D觸發(fā)器；20為下降沿D觸發(fā)器；30為兩路復(fù)用器。
具體實施例方式本申請包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法，也具有如圖4所示的設(shè)計輸入、RTL級功能仿真、邏輯綜合、門級與RTL級形式驗證、綜合后門級功能仿真、邏輯優(yōu)化、優(yōu)化前后門級形式驗證、優(yōu)化后門級功能仿真、布局布線、版圖級功能仿真、版圖驗證、生成版圖GDSII數(shù)據(jù)這12個步驟。其中對部分步驟進行了修改，具體修改內(nèi)容如下
其一，在第I步設(shè)計輸入時，RTL級電路描述文件中的所有觸發(fā)器均采用傳統(tǒng)的單邊沿觸發(fā)器。其二，在第3步邏輯綜合后生成的門級網(wǎng)表文件稱為綜合后第一門級網(wǎng)表文件，其中的觸發(fā)器全部是單邊沿觸發(fā)器。然后將綜合后第一門級網(wǎng)表文件中的單邊沿觸發(fā)器根據(jù)設(shè)計要求部分或全部地改為雙邊沿觸發(fā)器，稱為綜合后第二門級網(wǎng)表文件。這種改變可以通過腳本文件來實現(xiàn)。單邊沿觸發(fā)器的優(yōu)勢是版圖面積小，雙邊沿觸發(fā)器的優(yōu)勢是在保持與單邊沿觸發(fā)器一樣的時鐘頻率時處理速度可翻倍、在保持與單邊沿觸發(fā)器一樣的處理速度時時鐘頻率可減半。因而，通常的設(shè)計要求是只在需要高速處理的核心模塊中采用雙邊沿觸發(fā)器，在其余模塊中仍然采用單邊沿觸發(fā)器；對所有觸發(fā)器采用一樣的時鐘頻率，以使核心模塊的處理速度翻倍。在形成綜合后第二門級網(wǎng)表文件的同時，在門級單元庫文件(.Iib文件)中增加雙邊沿觸發(fā)器的門結(jié)構(gòu)；還在門級單元庫描述文件(.V或.vhd文件)中增加雙邊沿觸發(fā)器的 描述，即雙邊沿觸發(fā)器在時鐘信號的上升沿和下降沿均工作。門級網(wǎng)表文件與門級單元庫描述文件雖然后綴名相同，但前者用來描述各個邏輯單元(組合邏輯單元、時序邏輯單元)之間的電路連接關(guān)系、輸入輸出關(guān)系、時序關(guān)系，后者用來描述每個邏輯單元對時鐘信號的響應(yīng)處理等。其三，在第4步門級與RTL級形式驗證時，對綜合后第一門級網(wǎng)表文件與RTL級電路描述文件進行形式驗證。其四，在第5步綜合后門級功能仿真時，對綜合后第一門級網(wǎng)表文件進行功能仿真，該步驟可以省略。其五，在第6步邏輯優(yōu)化時，對綜合后第二門級網(wǎng)表文件進行邏輯優(yōu)化。 其六，在第7步優(yōu)化前后門級形式驗證之前，先將門級單元庫描述文件(.V或.vhd文件)中的雙邊沿觸發(fā)器的描述改為與單邊沿觸發(fā)器一致，即雙邊沿觸發(fā)器只在時鐘信號的上升沿或下降沿工作。然后對優(yōu)化后門級網(wǎng)表文件與綜合后第二門級網(wǎng)表文件進行形式驗證。最后再將門級單元庫描述文件中的雙邊沿觸發(fā)器的描述恢復(fù)原樣，即雙邊沿觸發(fā)器在時鐘信號的上升沿和下降沿均工作。其七，在第9步布局布線之前，先在版圖級單元庫文件(techfile)中增加雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)、和ROW (排)描述，即記錄其高度。之后再進行布局布線。在布局布線時，所生成的時鐘樹包括了雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)之內(nèi)的線延遲、兩路復(fù)用器的延遲信息。通過對現(xiàn)有的數(shù)字集成電路設(shè)計方法進行上述改變，使得該方法得以兼容雙邊沿觸發(fā)器。請參閱圖5，這是本申請包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法的一個具體實施例，包括如下步驟(各步驟中與背景技術(shù)中的內(nèi)容相同的部分不再贅述)第I步、設(shè)計輸入以形成RTL級電路描述文件，此時不采用雙邊沿觸發(fā)器。遇到需要使用觸發(fā)器的情形，全部采用單邊沿觸發(fā)器。常見的設(shè)計輸入工具軟件有Veril0g、VHDL等，它們形成的RTL級電路描述文件的后綴名分別為.V，. Vhd0實際上，Verilog和VDHL這兩種硬件描述語言都可以用來描述雙邊沿觸發(fā)器，但由于后續(xù)的邏輯綜合工具不支持雙邊沿觸發(fā)器，因而在設(shè)計輸入時沒有必要采用雙邊沿觸發(fā)器。第2步、對RTL級電路描述文件進行功能仿真。常見的功能仿真工具有VCS(verilog compiled simulator)、NCVerilog 等,它們均支持第 2 步、第 5 步、第 8 步、第 10步的所有功能仿真。實際上，功能仿真工具是支持雙邊沿觸發(fā)器的。但由于之前的RTL級電路描述文件中不包含雙邊沿觸發(fā)器，因而這一步的功能仿真中也沒有對雙邊沿觸發(fā)器進行功能測試。第3步、對RTL級電路描述文件進行邏輯綜合，形成門級網(wǎng)表文件。 常見的邏輯綜合工具為DC(design compiler)，它不支持雙邊沿觸發(fā)器。如果RTL級電路描述文件中包含雙邊沿觸發(fā)器，則DC無法將其轉(zhuǎn)換為門級網(wǎng)表文件。因此，本申請所形成的RTL級電路描述文件中的觸發(fā)器全部是單邊沿觸發(fā)器，以便于利用DC進行邏輯綜合。綜合后所形成的門級網(wǎng)表文件中也沒有雙邊沿觸發(fā)器，稱為綜合后第一門級網(wǎng)表文件。然后將綜合后第一門級網(wǎng)表文件中的單邊沿觸發(fā)器根據(jù)設(shè)計要求部分或全部地改為雙邊沿觸發(fā)器，稱為綜合后第二門級網(wǎng)表文件。在形成綜合后第二門級網(wǎng)表文件的同時，在門級單元庫文件(.Iib文件)中增加雙邊沿觸發(fā)器的門結(jié)構(gòu)；還在門級單元庫描述文件(.V或.vhd文件)中增加雙邊沿觸發(fā)器的描述。邏輯綜合工具的輸入有三類，第一類是RTL級電路描述文件(.V或.vhd文件)，第二類是門級單元庫文件(.Iib文件)，第三類是約束文件(例如時鐘約束文件是.sdc文件)；輸出的Verilog、VHDL所形成的門級網(wǎng)表文件的后綴名仍分別為.v，. vhd，與RTL級電路描述文件的后綴名一致。如果是為了提升雙邊沿觸發(fā)器所在模塊的處理速度，那么雙邊沿觸發(fā)器的時鐘頻率將與單邊沿觸發(fā)器保持一致。邏輯綜合所用到的時鐘約束文件(.sdc文件)中，可以將雙邊沿觸發(fā)器的時鐘頻率設(shè)置為與單邊沿觸發(fā)器一致。如果是為了降低雙邊沿觸發(fā)器所在模塊的功耗、散熱，而維持與采用單邊沿觸發(fā)器時一樣的處理速度，那么雙邊沿觸發(fā)器的時鐘頻率將變?yōu)閱芜呇赜|發(fā)器的一半。此時可對時鐘約束文件(.sdc文件)進行修改，將雙邊沿觸發(fā)器的時鐘頻率設(shè)置為單邊沿觸發(fā)器的時鐘頻率的一半。第4步、對綜合后第一門級網(wǎng)表文件與RTL級電路描述文件進行形式驗證。常見的形式驗證工具有conformal、formality等,它們均支持第4步、第7步的所有形式驗證。第5步、對綜合后第一門級網(wǎng)表文件進行功能仿真，該步驟可以省略。第6步、對綜合后第二門級網(wǎng)表文件進行邏輯優(yōu)化，邏輯優(yōu)化工具就是邏輯綜合工具DC，優(yōu)化后門級網(wǎng)表文件的后綴名仍為.V或.vhd文件，其中包含雙邊沿觸發(fā)器。DC雖然不支持將包含雙邊沿觸發(fā)器的RTL級電路描述文件轉(zhuǎn)換為門級網(wǎng)表文件，但是支持對包含雙邊沿觸發(fā)器的門級網(wǎng)表文件進行邏輯優(yōu)化。第7步、先將門級單元庫描述文件(.V或.vhd文件)中的雙邊沿觸發(fā)器的描述改為與單邊沿觸發(fā)器一致，即雙邊沿觸發(fā)器只在時鐘信號的上升沿或下降沿工作。然后對優(yōu)化后門級網(wǎng)表文件與綜合后第二門級網(wǎng)表文件進行形式驗證。最后再將門級單元庫描述文件中的雙邊沿觸發(fā)器的描述恢復(fù)原樣，即雙邊沿觸發(fā)器在時鐘信號的上升沿和下降沿均工作。第8步、對優(yōu)化后門級網(wǎng)表文件進行功能仿真。第9步、根據(jù)優(yōu)化后門級網(wǎng)表文件進行布局布線。常見的布局布線工具有SoCEncounter、IC Compiler等。由于現(xiàn)有的版圖級單元庫文件(techfile)中沒有雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)，還需要在其中增加雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)之后再進行布局布線。比較圖I 圖3可知，雙邊沿觸發(fā)器的面積、高度都大致是單邊沿觸發(fā)器的兩倍，因而還需要在版圖級單元庫文件中增加雙邊沿觸發(fā)器的ROW (排)描述，即記錄其高度，之后再進行布局布線。布局布線過程中會生成時鐘樹。在只采用單邊沿觸發(fā)器時，時鐘樹只需要考慮單邊沿觸發(fā)器的版圖單元結(jié)構(gòu)之外的線延遲等延遲信息。在采用了雙邊沿觸發(fā)器之后，時鐘樹還需要考慮雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)之內(nèi)的線延遲、兩路復(fù)用器的延遲信息。這是由于如圖3所示，雙邊沿觸發(fā)器可視為兩個單邊沿觸發(fā)器和一個兩路復(fù)用器的組合。
布局布線工具讀取優(yōu)化后的門級網(wǎng)表文件(.V或.vhd文件)、門級單元庫文件(.Iib文件)、各種約束文件(時鐘約束文件.sdc文件、功耗約束文件等)、版圖級單元庫文件(.lef)，然后進行版圖設(shè)計。第10步、根據(jù)布局布線后的網(wǎng)表文件、或?qū)Σ季植季€后的抽取了 RC參數(shù)(電阻電容參數(shù))的網(wǎng)表文件進行版圖級功能仿真。第11步、對布局布線后的網(wǎng)表文件進行版圖驗證(物理驗證)。版圖驗證工具可以采用布局布線工具，也可以采用第三方工具，例如Mentor公司的Calibre系列軟件或者Synopsys公司的Hercules系列軟件。第12步、生成版圖⑶SII數(shù)據(jù)，仍采用布局布線工具。本申請數(shù)字集成電路設(shè)計方法實現(xiàn)了對雙邊沿觸發(fā)器的完全兼容，有利于提升數(shù)字集成電路的處理速度、或者降低數(shù)字集成電路的功耗與散熱。以上僅為本申請的優(yōu)選實施例，并不用于限定本申請。對于本領(lǐng)域的技術(shù)人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本申請的保護范圍之內(nèi)。
權(quán)利要求
1.一種包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法，包含設(shè)計輸入、邏輯綜合、門級與RTL級形式驗證、邏輯優(yōu)化、優(yōu)化前后門級形式驗證、布局布線的步驟；其特征是 在設(shè)計輸入時，RTL級電路描述文件中只采用單邊沿觸發(fā)器； 在邏輯綜合后，對生成的綜合后第一門級網(wǎng)表文件中的單邊沿觸發(fā)器部分或全部地改為雙邊沿觸發(fā)器，生成綜合后第二門級網(wǎng)表文件；同時在門級單元庫文件中增加雙邊沿觸發(fā)器的門結(jié)構(gòu)，在門級單元庫描述文件中增加雙邊沿觸發(fā)器的描述； 在門級與RTL級形式驗證時，對綜合后第一門級網(wǎng)表文件與RTL級電路描述文件進行形式驗證； 在邏輯優(yōu)化時，對綜合后第二門級網(wǎng)表文件進行邏輯優(yōu)化； 在優(yōu)化前后門級形式驗證之前，先將門級單元庫描述文件中的雙邊沿觸發(fā)器的描述改為與單邊沿觸發(fā)器一致，再對優(yōu)化后門級網(wǎng)表文件與綜合后第二門級網(wǎng)表文件進行形式驗 證，再將門級單元庫描述文件中的雙邊沿觸發(fā)器的描述恢復(fù)原樣； 在布局布線之前，先在版圖級單元庫文件中增加雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)、和ROW(排)描述，再進行布局布線；在布局布線時，所生成的時鐘樹包括了雙邊沿觸發(fā)器的版圖單元結(jié)構(gòu)之內(nèi)的線延遲、和兩路復(fù)用器的延遲。
2.根據(jù)權(quán)利要求I所述的包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法，在門級與RTL級形式驗證、邏輯優(yōu)化的步驟之間還包括綜合后門級功能仿真的步驟，其特征是，在綜合后門級功能仿真時，對綜合后第一門級網(wǎng)表文件進行功能仿真。
3.根據(jù)權(quán)利要求I所述的包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法，其特征是，在邏輯綜合之前，在時鐘約束文件中將雙邊沿觸發(fā)器的時鐘頻率設(shè)置為與單邊沿觸發(fā)器一致，以獲得雙邊沿觸發(fā)器所在模塊的雙倍處理速度。
4.根據(jù)權(quán)利要求I所述的包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法，其特征是，在邏輯綜合之前，在時鐘約束文件中將雙邊沿觸發(fā)器的時鐘頻率設(shè)置為單邊沿觸發(fā)器的時鐘頻率的一半，以降低雙邊沿觸發(fā)器所在模塊的的功耗和散熱。
全文摘要
本申請公開了一種包含雙邊沿觸發(fā)器的數(shù)字集成電路設(shè)計方法，通過對設(shè)計輸入、邏輯綜合、門級與RTL級形式驗證、邏輯優(yōu)化、優(yōu)化前后門級形式驗證、布局布線等步驟的更新，使得雙邊沿觸發(fā)器真正融入到數(shù)字集成電路的設(shè)計方法之中。這對于提升數(shù)字集成電路的處理速度、或者降低數(shù)字集成電路的功耗方面，都具有重大意義。
文檔編號G06F17/50GK102831273SQ201210315870
公開日2012年12月19日 申請日期2012年8月30日 優(yōu)先權(quán)日2012年8月30日
發(fā)明者鄭松, 魏述然, 張亮, 張標(biāo), 謝曉娟 申請人:銳迪科科技有限公司