專利名稱：Fpga芯片加電啟動容錯裝置的制作方法
技術領域：
本發(fā)明屬于空間遙感容錯設計領域，涉及一種遙感相機的CCD成像系統(tǒng)，特別涉及一種CXD成像信號處理芯片F(xiàn)PGA芯片加電啟動容錯裝置。
背景技術：
現(xiàn)場可編程門陣列(Field Programmable Gate Array，以下稱FPGA)以其高度的靈活性以及豐富的I/O資源與內(nèi)嵌模塊等優(yōu)勢，不僅在民用領域發(fā)展迅速，在航天領域應用也越來越廣泛。FPGA的生產(chǎn)工藝主要有SRAM結構、反熔絲結構以及Flash結構，目前大部分FPGA產(chǎn)品都是基于SRAM工藝來實現(xiàn)的，由于掉電后SRAM會失去所有配置，因此基于 SRAM的FPGA必須配備一個存儲芯片(如PROM等)，用以存放FPGA的編程數(shù)據(jù)，每次加電都需要重新從配置芯片中讀取數(shù)據(jù)。這種方式引入了不穩(wěn)定的因素，程序數(shù)據(jù)的加載過程容易受到外界干擾而導致芯片啟動失敗。在民用領域，偶爾的啟動失敗可以通過人工重新加電即可解決。然而在航天應用領域，對可靠性上要求非?？量?，尤其是常常作為主處理器的FPGA器件，對類似的加電啟動失敗絕對不能容許。以Xilinx公司的)(C1800系列PROM在主串模式下的配置原理為例說明FPGA的加電啟動過程。電路原理如圖1所示，首先在加電狀態(tài)下，PC機通過JTAG 口向配置鏈上的 PROM注入程序數(shù)據(jù)，以待再次加電時，F(xiàn)PGA能夠主動發(fā)起配置過程，讀取PROM中的程序數(shù)據(jù)并完成加電啟動。FPGA加電后的主動配置過程，如圖2所示，可分為三個步驟1.FPGA監(jiān)測到VCC電壓達到一定數(shù)值后，PR0G_B信號自動進行配置初始化，之后由INIT信號(低電平有效)清空FPGA配置內(nèi)存；2. FPGA通過CCLK引腳發(fā)送時鐘給PR0M，該配置時鐘驅(qū)動PROM的地址計數(shù)器并讀出數(shù)據(jù)，送到FPGA的DIN引腳；3. FPGA在讀取數(shù)據(jù)的同時，對接收到的數(shù)據(jù)進行CRC校驗，數(shù)據(jù)加載完成后，若校驗正確，則由FPGA啟動進程加載邏輯；若校驗錯誤，則將INIT信號拉低報錯。其中第一步和第三步是由FPGA廠商固化在芯片中的程序決定的，用戶無法干預該過程，只能檢測第二步中配置時鐘與讀取數(shù)據(jù)的情況。在啟動失敗的情況下，沒有任何復位信號來重新發(fā)起啟動配置過程，INIT信號報錯只會一直為低電平，即FPGA不具備自行重啟動功能，只能依靠外部重新加電。FPGA加電啟動失敗時各相關引腳信號狀態(tài)的示波器抓圖如圖3所示。代表啟動完成狀態(tài)的Done信號一直為低電平，配置時鐘CCLK信號一直有效，DO串行數(shù)據(jù)位后半段出現(xiàn)異常的拉高現(xiàn)象，持續(xù)約800ms后拉低；PROG信號一直為高。在這種狀態(tài)下，芯片不能自檢并發(fā)起重新啟動過程。在航空航天領域，對可靠性要求極高，F(xiàn)PGA的加電啟動結果將直接關系到任務的成敗，且不允許在加電配置失敗的情況下任意重復加電。若FPGA不能保證零失敗加電啟
3動，則必須增加加電啟動過程的監(jiān)控功能，一旦加電啟動失敗，立即自動重新加載配置程序，在無人干預的情況下將潛在的風險消除。

發(fā)明內(nèi)容
本發(fā)明要解決的技術問題是提供一種能夠使FPGA在不斷電狀態(tài)下進行重新啟動的FPGA芯片加電啟動容錯裝置。為了解決上述技術問題，本發(fā)明的FPGA芯片加電啟動容錯裝置可以采用下述兩種技術方案。技術方案一FPGA芯片的Done引腳和PROG引腳與可編程邏輯器件內(nèi)部定時器連接，若Done信號為低電平，則定時器按設定的時間間隔發(fā)出低電平脈沖給FPGA芯片的PROG引腳，使FPGA 芯片重新啟動；若監(jiān)測到Done信號為高電平，則定時器停止計時，將PROG信號置為高電平。所述可編程邏輯器件采用反熔絲芯片。技術方案二FPGA芯片的I/O 口和I3ROG引腳分別與看門狗芯片的WDI和RESET引腳連接，看門狗芯片的手動復位引腳與WDO引腳相連；FPGA芯片加電啟動成功后，該I/O引腳輸出周期信號，作為喂狗信號提供給看門狗芯片的WDI引腳，RESET端保持高電平；當FPGA芯片啟動失敗時，看門狗芯片的RESET引腳每隔1. 6s發(fā)出重啟動信號提供給FPGA芯片的PROG引腳，直到FPGA芯片重啟動成功。本發(fā)明采用被動式FPGA芯片加電啟動容錯方法，所謂被動，是針對FPGA芯片的加電主動配置而言。本發(fā)明利用可編程邏輯器件或看門狗芯片對FPGA芯片的啟動完成標志狀態(tài)(Done信號或FPGA周期信號)進行監(jiān)控，當FPGA芯片加電啟動失敗時，在不斷電的情況下重新發(fā)起讀取程序的啟動過程，直到啟動成功，在無人干預的情況下將潛在的風險消除，提高了遙感相機CXD成像系統(tǒng)的可靠性。


下面結合附圖和具體實施方式
對本發(fā)明作進一步詳細說明。圖1為Xilinx公司的)(C1800系列I3ROM與FPGA主串配置模式原理圖。圖2為FPGA加電啟動信號時序圖。圖3為FPGA加電啟動失敗時序的示波器采圖。圖4為本發(fā)明的FPGA芯片加電啟動容錯裝置技術方案一的結構示意圖。圖5為本發(fā)明的FPGA芯片加電啟動容錯裝置技術方案二的結構示意圖。圖6FPGA芯片重啟動試驗時序圖。
具體實施例方式本發(fā)明提出兩種實施方案。第一種方案利用加電啟動可靠性高的可編程邏輯器件來監(jiān)控FPGA芯片的啟動配置過程。這種器件在上電后無需外部存儲器，直接就可以工作。反熔絲芯片就是最好的選擇，這種芯片在一次燒寫程序時芯片內(nèi)部邏輯結構全部固化，上電后不需要程序配置過程而直接工作。從可靠性角度出發(fā)，反熔絲芯片的抗輻射、耐高低溫方面都表現(xiàn)出很高的可靠性。如圖4所示，本發(fā)明選用Actel公司生產(chǎn)的宇航級反熔絲芯片A1280A，來監(jiān)控FPGA 芯片的Done引腳。Actel芯片內(nèi)部設計一個定時器，計時周期為1.6s。FPGA芯片的Done 引入到定時器，若Done信號為低電平，則定時器每隔1. 6s發(fā)出一個脈寬大于100ns的低電平脈沖給FPGA芯片的PROG引腳，使FPGA芯片重新啟動；只要定時器監(jiān)測到Done信號為高電平(說明FPGA芯片啟動成功)，則定時器停止計時，PROG信號置為高電平，使FPGA芯片維持在工作狀態(tài)。一片反熔絲芯片可監(jiān)控多片F(xiàn)PGA芯片的加電啟動，只要反熔絲芯片與被監(jiān)控FPGA芯片同時加電即可。另一個方案是FPGA芯片加電啟動成功后便開始運行程序，若令程序從I/O 口輸出一個周期性時鐘信號，則可以利用外部看門狗芯片來實現(xiàn)FPGA芯片的啟動狀態(tài)監(jiān)控。以看門狗芯片MAX706為例，將MR引腳與WDO相連，使其工作在自動監(jiān)控復位狀態(tài)。如圖5所示，F(xiàn)PGA芯片加電啟動成功后，該I/O引腳輸出一定頻率的周期信號(頻率大于1Hz，小于 IOMHz)，作為MAX706芯片的喂狗信號提供給WDI引腳，RESET端將保持高電平，不影響FPGA 芯片工作；當FPGA芯片啟動失敗時，由于程序沒有運行，看門狗芯片沒有及時獲得喂狗信號，使RESET引腳每隔1. 6s發(fā)出重啟動信號提供給FPGA芯片的PROG引腳，直到FPGA芯片重啟動成功。一般而言，F(xiàn)PGA芯片加電啟動過程(從上電瞬間到讀完PROM配置程序數(shù)據(jù))耗時小于Is。同時加電后，反熔絲芯片等待一段時間(圖6所示間隔為3. 2s)后檢測Done引腳狀態(tài)，若為低電平則發(fā)出一個低電平重啟動脈沖，之后等待此次啟動結果；若為高電平則不動作。需要注意的是，加電啟動的容錯設計是輔助性的，不能影響FPGA芯片自身的加電啟動過程，即只有當FPGA芯片首次加電啟動失敗時，該容錯設計才會起作用。
權利要求
1.一種FPGA芯片加電啟動容錯裝置，其特征在于FPGA芯片的Done引腳和PROG引腳與可編程邏輯器件內(nèi)部定時器連接，若Done信號為低電平，則定時器按設定的時間間隔發(fā)出低電平脈沖給FPGA芯片的PROG引腳，使FPGA芯片重新啟動；若監(jiān)測到Done信號為高電平，則定時器停止計時，將PROG信號置為高電平。
2.—種FPGA芯片加電啟動容錯裝置，其特征在于FPGA芯片的I/O 口和PROG引腳分別與看門狗芯片的WDI和RESET引腳連接，看門狗芯片的手動復位引腳與WDO引腳相連；FPGA 芯片加電啟動成功后，該I/O引腳輸出周期信號，作為喂狗信號提供給看門狗芯片的WDI引腳，RESET端保持高電平；當FPGA芯片啟動失敗時，看門狗芯片的RESET引腳每隔1. 6s發(fā)出重啟動信號提供給FPGA芯片的PROG引腳，直到FPGA芯片重啟動成功。
全文摘要
本發(fā)明涉及一種FPGA芯片加電啟動容錯裝置，該裝置FPGA芯片的Done引腳和PROG引腳與可編程邏輯器件內(nèi)部定時器連接，若Done信號為低電平，則定時器按設定的時間間隔發(fā)出低電平脈沖給FPGA的PROG引腳，使FPGA重新啟動；若監(jiān)測到Done信號為高電平，則定時器停止計時，將PROG信號置為高電平。本發(fā)明利用可編程邏輯器件或看門狗芯片對FPGA芯片的啟動完成標志狀態(tài)進行監(jiān)控，當FPGA芯片加電啟動失敗時，在不斷電的情況下重新發(fā)起讀取程序的啟動過程，直到啟動成功，在無人干預的情況下將潛在的風險消除，提高了遙感相機CCD成像系統(tǒng)的可靠性。
文檔編號G06F11/07GK102253864SQ20111015795
公開日2011年11月23日 申請日期2011年6月14日 優(yōu)先權日2011年6月14日
發(fā)明者呂增明, 張宇, 李國寧, 王文華, 金龍旭 申請人:中國科學院長春光學精密機械與物理研究所