專利名稱：改進(jìn)內(nèi)存系統(tǒng)性能的頁面收集器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一計(jì)算機(jī)系統(tǒng)的內(nèi)存存取，更具體而言，是關(guān)于一計(jì)算機(jī)系統(tǒng)中用以改進(jìn)內(nèi)存存取操作性能的頁面收集器。
計(jì)算機(jī)系統(tǒng)依靠?jī)?nèi)存系統(tǒng)以貯存處理器所處理的指令以及數(shù)據(jù)，內(nèi)存裝置的貯存容量以及速度二者都有驚人的進(jìn)展。然而，內(nèi)存裝置的速度尚未能夠跟上現(xiàn)行微處理器速度增加的腳步，結(jié)果導(dǎo)致最先進(jìn)計(jì)算機(jī)系統(tǒng)的速度受限于數(shù)據(jù)以及指令從內(nèi)存裝置存取的速度。
于一典型的計(jì)算機(jī)系統(tǒng)中，處理器經(jīng)由處理器總線以及內(nèi)存控制器與內(nèi)存通信，典型體內(nèi)存系統(tǒng)包括單列直插式內(nèi)存模塊(singlein-line memory module，SIMM)以及雙列直插式內(nèi)存模塊(dualin-line memory module，DIMM)。內(nèi)存模塊典型包括一或多組(bank)并行連接的內(nèi)存芯片，并于存儲(chǔ)器組(memory bank)的每一個(gè)內(nèi)存地址儲(chǔ)存一個(gè)字符組數(shù)據(jù)。
典型內(nèi)存模塊中存取延遲的理由之一，是每一個(gè)內(nèi)存芯片包括一或多個(gè)數(shù)據(jù)線，處理數(shù)據(jù)寫入至內(nèi)存芯片以及從內(nèi)存芯片讀取數(shù)據(jù)。同樣地，相對(duì)應(yīng)的內(nèi)存控制器包括一數(shù)據(jù)總線，處理從每一個(gè)內(nèi)存芯片的數(shù)據(jù)寫入以及讀取，或者，內(nèi)存芯片的數(shù)據(jù)總線可以直接連接到處理器數(shù)據(jù)總線的一部份。因此，每一次內(nèi)存轉(zhuǎn)換的存取，無論從讀取操作轉(zhuǎn)換至寫入操作，或者從寫入操作轉(zhuǎn)換至讀取操作，數(shù)據(jù)均以相反方向從數(shù)據(jù)總線傳輸。等待內(nèi)存總線完成、以及可能相對(duì)應(yīng)于前一次存取的內(nèi)存控制器總線所需要的時(shí)間，一般稱作總線反轉(zhuǎn)時(shí)間(bus turn-around time)，通常延遲至少一個(gè)工作時(shí)脈周期(clockcycle)。
于一典型動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM)之內(nèi)存系統(tǒng)中，每一個(gè)內(nèi)存芯片包含一內(nèi)存存儲(chǔ)單元(memory cell)數(shù)組，藉由水平線(行)以及垂直線(列)而互相連接。每一個(gè)內(nèi)存存儲(chǔ)單元貯存單一的位(bit)，并且藉由內(nèi)存地址存取，內(nèi)存地址包含索引內(nèi)存數(shù)組之一列的列地址、以及索引內(nèi)存數(shù)組之一行的行地址。因此，每一個(gè)內(nèi)存地址指向由列地址所指定的列與由行地址所指定的行所交叉處的內(nèi)存存儲(chǔ)單元。
為了要限制大小，每一個(gè)內(nèi)存芯片通常只包括足夠的地址接腳(pin)，以于不同的時(shí)間，也就是并非同時(shí)，指定列地址以及行地址。因此，典型的內(nèi)存控制器是先傳輸行地址，然后傳輸列地址，以依序存取一內(nèi)存位置。具體而言，內(nèi)存地址控制器將行地址放置到內(nèi)存地址總線上觸發(fā)一行地址選擇(row address select，RAS)信號(hào)然后將列地址放置到內(nèi)存地址總線上以及觸發(fā)一列地址選擇(column address select，CAS)信號(hào)。為了確保適當(dāng)?shù)臅r(shí)間安排，內(nèi)存控制器于觸發(fā)RAS與觸發(fā)CAS之間延遲一短暫時(shí)間，也就是RAS/CAS延遲(RAS/CAS delay)。
一種被稱為頁面模式(page mode)的技術(shù)被開發(fā)出來，以消除連續(xù)存取相同內(nèi)存行時(shí)的RAS/CAS延遲。因?yàn)榇蠖鄶?shù)的程序執(zhí)行本質(zhì)上是連續(xù)的，程序執(zhí)行常常沿著內(nèi)存的一行進(jìn)行。當(dāng)在頁面模式中時(shí)，內(nèi)存控制器中的行比較器將現(xiàn)行存取中之內(nèi)存位置的行地址，與下一次內(nèi)存存取的行地址做比較，如果行地址相同，稱為頁面命中(page hit)，則行比較器使得內(nèi)存控制器繼續(xù)在現(xiàn)行總線周期的結(jié)束處繼續(xù)觸發(fā)RAS信號(hào)。由于被存取的內(nèi)存是由正確的行地址所導(dǎo)引，新的列地址立即轉(zhuǎn)移到內(nèi)存，而不會(huì)有RAS/CAS延遲。
另一種內(nèi)存延遲，稱為預(yù)充電延遲(pre-charge delay)，通常發(fā)生在每一次內(nèi)存讀取操作之后。一動(dòng)態(tài)隨機(jī)存取內(nèi)存位置的內(nèi)存讀取，是將內(nèi)存存儲(chǔ)單元部分充電或放電、然后將內(nèi)存存儲(chǔ)單元完全再次充電或放電。預(yù)充電延遲指的是完成這些充電以及放電周期所需要的時(shí)間。
預(yù)充電延遲的次數(shù)可以藉由將一記憶系統(tǒng)分開成為二個(gè)存儲(chǔ)器組、以及將連續(xù)的內(nèi)存位置交錯(cuò)(interleave)安排于這二存儲(chǔ)器組中而降低。交錯(cuò)意指將連續(xù)的數(shù)據(jù)字貯存于交替的存儲(chǔ)器組中，例如，將所有偶數(shù)地址的數(shù)據(jù)字貯存于第一存儲(chǔ)器組，以及將所有奇數(shù)地址的數(shù)據(jù)字貯存于第二存儲(chǔ)器組。當(dāng)使用一交錯(cuò)的內(nèi)存結(jié)構(gòu)(interleaved memory architecture)來連貫讀取被連貫地尋址之?dāng)?shù)據(jù)字時(shí)，第二數(shù)據(jù)字可以在當(dāng)?shù)谝淮鎯?chǔ)器組于第一數(shù)據(jù)字從第一存儲(chǔ)器組讀取之后預(yù)充電時(shí)，從第二存儲(chǔ)器組讀取出來。因此，預(yù)充電延遲于每一次一數(shù)據(jù)字從不同于前一次數(shù)據(jù)字所存取之存儲(chǔ)器組的存儲(chǔ)器組讀取時(shí)被隱藏起來。
雖然上述討論的先有技術(shù)降低于內(nèi)存中存取數(shù)據(jù)的延遲，然而延遲依然經(jīng)常發(fā)生。特別是，從讀取轉(zhuǎn)換至寫入時(shí)仍然會(huì)發(fā)生讀取/寫入轉(zhuǎn)換延遲，反之亦然。RAS/CAS延遲在存取的記憶行改變時(shí)也會(huì)發(fā)生，而且于連貫讀取相同的存儲(chǔ)器組時(shí)也依然會(huì)發(fā)生預(yù)充電延遲。當(dāng)一或多個(gè)內(nèi)存要求同時(shí)從一圖形控制器以及系統(tǒng)處理器提交內(nèi)存請(qǐng)求時(shí)，情況會(huì)更加惡化。先有技術(shù)內(nèi)存控制器只是利用一種輪流的優(yōu)先權(quán)方法，其中能夠提出內(nèi)存請(qǐng)求的內(nèi)存存取請(qǐng)求器在每一個(gè)內(nèi)存請(qǐng)求之后轉(zhuǎn)換，這樣的輪流的優(yōu)先權(quán)方法降低接收連貫讀取或?qū)懭胝?qǐng)求至相同記憶列的機(jī)會(huì)，但是增加讀取/寫入轉(zhuǎn)換的數(shù)量以及連貫請(qǐng)求至相同存儲(chǔ)器組的數(shù)目，因此增加一些情況下的內(nèi)存存取延遲。
通常的內(nèi)存系統(tǒng)包括

圖1所例示的動(dòng)態(tài)隨機(jī)存取內(nèi)存11，通過內(nèi)存控制器15由處理器13存取。處理器13通過第一總線12發(fā)出請(qǐng)求至內(nèi)存控制器15，而這些內(nèi)存請(qǐng)求若非讀取請(qǐng)求即是寫入請(qǐng)求。內(nèi)存控制器15透過第二總線14連接至動(dòng)態(tài)隨機(jī)存取內(nèi)存11。
本發(fā)明的頁面收集器暫時(shí)保留寫入請(qǐng)求并且傳送讀取請(qǐng)求，以便使得讀取請(qǐng)求預(yù)先發(fā)出以增進(jìn)系統(tǒng)性能。
頁面收集器置于內(nèi)存控制器以及處理單元之間。頁面收集器接收一連串的內(nèi)存請(qǐng)求，并且能夠保留寫入請(qǐng)求。每一個(gè)寫入請(qǐng)求包括一具有頁面標(biāo)記的地址。頁面收集器包括一用以重新編排寫入請(qǐng)求順序的控制器，將具有相同頁面的寫入請(qǐng)求分組歸類在一起。換句話說，具有相符合的行部分的寫入請(qǐng)求被保留且分組歸類在一起。所產(chǎn)生的重新編排過的寫入請(qǐng)求接著被提供至內(nèi)存控制器。藉助將具有相同頁面的寫入請(qǐng)求分組歸類在一起，可以減少內(nèi)存存取時(shí)頁面丟失的不利結(jié)果。
頁面收集器具有三個(gè)特征以增進(jìn)內(nèi)存存取的性能。第一是其暫時(shí)保留寫入請(qǐng)求并且立即通過讀取請(qǐng)求，這使得處理器單元更早讀取回?cái)?shù)據(jù)。第二是其將寫入請(qǐng)求分組歸類至相同的頁面，然后當(dāng)符合一預(yù)設(shè)的標(biāo)準(zhǔn)時(shí)將它們依序傳送。第三是其保持?jǐn)?shù)據(jù)的連貫性，從而提供如同高速緩存那樣的功能以降低內(nèi)存存儲(chǔ)單元存取的次數(shù)。
圖1為一簡(jiǎn)化的方框圖，說明與內(nèi)存控制器一起的通常內(nèi)存系統(tǒng)。
圖2為說明一內(nèi)存系統(tǒng)的方框圖，一內(nèi)存控制器帶有一本發(fā)明所提供之頁面收集器。
圖3詳細(xì)說明組合有一接口電路之頁面收集器。
圖4詳細(xì)說明圖3所示之收集裝置。
圖5詳細(xì)說明圖4所示之緩沖器與一比較電路合作。
圖6顯示頁面收集器的控制器如何運(yùn)作。
本發(fā)明之一優(yōu)選實(shí)施例如圖2所示，將一獨(dú)立的頁面收集器24置于一處理器22與一內(nèi)存控制器26之間。或者，頁面收集器24的功能可以并入內(nèi)存控制器26或設(shè)計(jì)于處理器22中。
頁面收集器24，如同以下所述會(huì)更加明顯，在內(nèi)存請(qǐng)求順序進(jìn)入內(nèi)存控制器26之前重新安排其順序，此重新安排的操作加速內(nèi)存存取。尤其，頁面收集器24的功能之一是盡可能久地保留寫入請(qǐng)求，并且將讀取請(qǐng)求盡可能快地送至內(nèi)存控制器26。頁面收集器24的另一功能是，使用多個(gè)緩沖器以便將寫入請(qǐng)求分組歸類至相同的頁面，使得頁面丟失的不利結(jié)果降低。再者，頁面收集器24同時(shí)提供如同高速緩存那樣的機(jī)制以維持?jǐn)?shù)據(jù)的連貫性。
如同圖3所例示，頁面收集器24包括一接口電路30、一頁面收集器控制器32、以及一收集裝置34。接口電路30分別經(jīng)由一第一總線31以及一第二總線33連接至處理器電路22以及內(nèi)存控制器電路26。接口電路30從處理器電路22處收到一內(nèi)存讀取請(qǐng)求之后，頁面收集器24檢查其能否提供數(shù)據(jù)。如果頁面收集器24具有需要的數(shù)據(jù)，接口電路30藉由收集裝置34以及控制器32的協(xié)助，將所需要的數(shù)據(jù)反送回處理器電路22。另一方面，如果頁面收集器24沒有該數(shù)據(jù)，讀取請(qǐng)求被基本上立即且無延遲地傳送至內(nèi)存控制器電路26。在內(nèi)存控制器電路26存取動(dòng)態(tài)隨機(jī)存取內(nèi)存28且獲得該數(shù)據(jù)后，接口電路30接著將該數(shù)據(jù)傳送到處理器電路22。
如果有空間貯存對(duì)應(yīng)于請(qǐng)求的地址以及數(shù)據(jù)，則寫入請(qǐng)求被貯存于頁面收集器24中，否則，頁面控制器24必須送出一些懸而未決且已經(jīng)貯存于收集裝置34中的寫入請(qǐng)求。這些懸而未決的寫入請(qǐng)求，其被個(gè)別地分組歸類至相同的頁面，依序被送到內(nèi)存控制器電路26。
除了介于接口控制器30與控制器32間之信號(hào)線39上的一些接口信號(hào)以外，REQ、ADDR、以及DATA信號(hào)也被用來進(jìn)行接口電路30與頁面控制器32間的通信。從接口電路30來的內(nèi)存請(qǐng)求包括例如請(qǐng)求類型(REQ)、存儲(chǔ)地址(ADDR)以及數(shù)據(jù)(DATA)等信息。其它用在信號(hào)線39上的接口信號(hào)全部視設(shè)計(jì)選擇以及設(shè)計(jì)的復(fù)雜程度而定，例如，于一雙組內(nèi)存系統(tǒng)中(dual-bank memorysystem)，記憶地址(ADDR)信號(hào)可能包括一具有十五位的行地址值、一具有一位的組值(bank value)、以及一具有八位的列地址值，且行地址值與組值共同組成存取內(nèi)存的頁面值。
當(dāng)頁面收集器控制器32送出command信號(hào)以控制收集裝置34的動(dòng)作時(shí)，控制器32同樣也送出地址以及數(shù)據(jù)信息。從控制器32的地址輸出分成二個(gè)信號(hào)，index以及tag。而index的功能是選取收集裝置34中所提供的所有緩沖器40中的其中之一，其在后文敘述中會(huì)更加清楚。也就是，頁面收集器24的控制器32，響應(yīng)REQ、ADDR以及DATA信號(hào)，產(chǎn)生包括command、index、tagin以及datain等信號(hào)以操作收集裝置34。例如，控制器32可能使用行地址值的二低位，以及ADDR信號(hào)線上的信號(hào)值，也就是對(duì)于前文所述之雙組內(nèi)存系統(tǒng)而言總共三個(gè)位，以構(gòu)成index信號(hào)。其余的位，也就是21位，一起構(gòu)成tag信號(hào)。當(dāng)采用這樣的方法時(shí)，收集裝置34具有八個(gè)緩沖器?？刂破?2從收集裝置34接收狀態(tài)信號(hào)，包括hit、full、tagout以及dataout信號(hào)。于一優(yōu)選實(shí)施例中，command包括MATCH、APPEND、UPDATE、或OUTPUT信號(hào)。如后所述，每一個(gè)緩沖器包括多個(gè)存儲(chǔ)單元，每一個(gè)存儲(chǔ)單元具有一卷標(biāo)字段(tag field)以及一數(shù)據(jù)字段(data field)，以分別對(duì)應(yīng)于一寫入請(qǐng)求而貯存一卷標(biāo)值以及一數(shù)據(jù)值。內(nèi)存請(qǐng)求的分組歸類系通過index信號(hào)的安排而達(dá)成。每一次控制器32發(fā)出一指令，從控制器32之地址輸出中進(jìn)入的tagin信號(hào)，與貯存于由index信號(hào)所選取之緩沖器的每一個(gè)存儲(chǔ)單元中的卷標(biāo)值進(jìn)行比較，如果比較結(jié)果是相符合，則觸發(fā)(assert)一對(duì)應(yīng)于該存儲(chǔ)單元的命中位(hit-bit)。接著將這命中位輸入到對(duì)應(yīng)的存儲(chǔ)單元，以根據(jù)指令的類型啟動(dòng)對(duì)存儲(chǔ)單元的操作。所有的命中位一起進(jìn)行“或”邏輯運(yùn)算以產(chǎn)生命中信號(hào)輸入到控制器32。從收集裝置34來的full信號(hào)表示，收集裝置34的每一個(gè)緩沖器內(nèi)所有的存儲(chǔ)單元貯存著有效的數(shù)據(jù)，而且沒有存儲(chǔ)單元可以用來作為更進(jìn)一步的貯存。
圖4說明收集裝置34的一優(yōu)選實(shí)施例，其包括數(shù)個(gè)緩沖器40。信號(hào)command、tagin以及datain被輸入到所有的緩沖器40。如前所述，index信號(hào)只選取其中之一緩沖器40，被index選取的緩沖器40根據(jù)command的類型處理tagin以及datain。每一個(gè)緩沖器40輸出多數(shù)個(gè)有效位，分別對(duì)應(yīng)于緩沖器40中的多數(shù)個(gè)存儲(chǔ)單元，并且輸出一full信號(hào)、一tagout以及一dataout信號(hào)。每一個(gè)緩沖器40中的存儲(chǔ)單元輸出其中的卷標(biāo)值到比較電路42，比較電路42同樣也輸入tagin信號(hào)。每一個(gè)存儲(chǔ)單元的卷標(biāo)值與tagin信號(hào)的比較結(jié)果以命中位代表，輸入到每一個(gè)對(duì)應(yīng)的存儲(chǔ)單元。如前所述，所有的命中位一起作“或”邏輯運(yùn)算以產(chǎn)生命中信號(hào)輸入到控制器32，將tagout以及dataout信號(hào)輸入到控制器32。在一優(yōu)選實(shí)施例中，command包括MATCH、APPEND、UPDATE或OUTPUT信號(hào)。MATCH指令使得緩沖器40檢查存儲(chǔ)單元中是否有一卷標(biāo)與信號(hào)線tagin上進(jìn)入的卷標(biāo)相符合，如果有一符合者，則觸發(fā)一對(duì)應(yīng)的命中位信號(hào)以及hit信號(hào)，且當(dāng)其為一讀取(READ)請(qǐng)求時(shí)從緩沖器40讀取數(shù)據(jù)，否則，使命中位信號(hào)失效(de-asserted)。當(dāng)觸發(fā)hit信號(hào)時(shí)，命中位信號(hào)的值被轉(zhuǎn)換成地址值以貯存至一Update指針寄存器53，以下會(huì)進(jìn)一步說明Update指針寄存器53。根據(jù)hit信號(hào)，MATCH指令選擇性地使用剛提到的地址值設(shè)定Update指針寄存器53，并且在如果有一命中情況時(shí)將數(shù)據(jù)送回。APPEND指令使一組卷標(biāo)(地址)以及數(shù)據(jù)以附加的方式儲(chǔ)存于緩沖器中。UPDATE指令指明取代或更新存儲(chǔ)單元中的數(shù)據(jù)，該存儲(chǔ)單元藉以datain信號(hào)上的值由Update指針寄存器53指明。OUTPUT指令使得一組數(shù)據(jù)以及卷標(biāo)從緩沖器輸出。所要注明的是，由指令所操作的存儲(chǔ)單元，是具有與tagin信號(hào)上進(jìn)入的卷標(biāo)值相同地址值的存儲(chǔ)單元。
圖5說明緩沖器40的一優(yōu)選實(shí)施例、連同比較電路42。緩沖器40包括復(fù)數(shù)個(gè)存儲(chǔ)單元50，以及指明緩沖器中要進(jìn)行存取之存儲(chǔ)單元的位置的三個(gè)指針寄存器。在該優(yōu)選實(shí)施例中，該復(fù)數(shù)個(gè)存儲(chǔ)單元50是以一環(huán)狀緩沖器結(jié)構(gòu)(ring buffer structure)的形式安排，每一個(gè)存儲(chǔ)單元50包括一數(shù)據(jù)字段以及一卷標(biāo)(地址)字段，且緩沖器40中之存儲(chǔ)單元50的位置是分別由前端指針寄存器(Head pointer register)51、尾端指針寄存器(Tail pointer register)55以及更新指針寄存器(Update pointer register)53所表示。前端指針寄存器51指向要在下一次將數(shù)據(jù)以及地址讀取出來的存儲(chǔ)單元，尾端指針寄存器55指向地址以及數(shù)據(jù)要被附加至其中的存儲(chǔ)單元，更新指針寄存器53指向數(shù)據(jù)以及地址值可以被更新的存儲(chǔ)單元。如同稍前所述，當(dāng)hit信號(hào)被觸發(fā)時(shí)，命中位信號(hào)被轉(zhuǎn)換成一地址值，以便貯存到更新指針寄存器53，且UPDATE指令以datain信號(hào)上的值取代存儲(chǔ)單元中的數(shù)據(jù)，該存儲(chǔ)單元由更新指針寄存器53所表明。這三個(gè)指針寄存器對(duì)從控制器32來的command信號(hào)操作。
緩沖器40中具有二個(gè)有效位以及命中位的數(shù)組，有效位表示相對(duì)應(yīng)的存儲(chǔ)單元是否貯存一有效數(shù)據(jù)，且命中位表示相對(duì)應(yīng)的存儲(chǔ)單元是否貯存一卷標(biāo)值與出現(xiàn)在tagin信號(hào)線上進(jìn)入的卷標(biāo)值相同。所有的命中位信號(hào)一起進(jìn)行“或(OR)”邏輯運(yùn)算，以形成命中信號(hào)，而所有的有效信號(hào)進(jìn)行“或(OR)”的邏輯運(yùn)算，以形成full信號(hào)。
比較電路42包括數(shù)個(gè)AND、OR電路以及相較(Compare)電路54。每一個(gè)比較電路54用以比較從一個(gè)相對(duì)應(yīng)存儲(chǔ)單元所輸出之卷標(biāo)值與tagin信號(hào)線上的卷標(biāo)值，比較結(jié)果輸入至一個(gè)相對(duì)應(yīng)的AND電路，另一個(gè)AND電路的輸入是一相對(duì)應(yīng)于存儲(chǔ)單元50的有效位(valid bit)。AND線路的輸出是前述的命中(hit)位信號(hào)。
當(dāng)控制器32發(fā)出一MATCH指令時(shí)，每一個(gè)由index所選取之緩沖器中的卷標(biāo)，只要相對(duì)應(yīng)于存儲(chǔ)單元的有效位被觸發(fā)的(asserted)，即分別與進(jìn)入的卷標(biāo)值進(jìn)行比較。比較結(jié)果可能是命中或者未命中(miss)，這個(gè)結(jié)果在必要時(shí)用來控制UPDATE動(dòng)作。如果控制器32發(fā)出一UPDATE指令，進(jìn)入的數(shù)據(jù)被寫入至其命中位被觸發(fā)的存儲(chǔ)單元50。當(dāng)控制器32發(fā)出一APPEND指令，緩沖器40將datain信號(hào)線上的數(shù)據(jù)值、以及tagin信號(hào)線上的卷標(biāo)值，貯存到由尾端指針寄存器55所指向的存儲(chǔ)單元50，并且，尾端指針寄存器55接著增加或者減少來指向下一個(gè)存儲(chǔ)單元。當(dāng)控制器32發(fā)出一OUTPUT指令，緩沖器40將前端指針寄存器51所指向之存儲(chǔ)單元50中所儲(chǔ)存的數(shù)據(jù)以及卷標(biāo)送出，并且，前端指針寄存器51接著增加或者減少以指向下一個(gè)存儲(chǔ)單元。
圖6說明本發(fā)明之頁面收集器24操作所依據(jù)之流程圖。總而言之，當(dāng)頁面收集器24從處理器22收到一內(nèi)存請(qǐng)求之后，頁面收集器24首先檢查其中所儲(chǔ)存的地址值，是否有與內(nèi)存請(qǐng)求所指定的地址值相等。如果有符合者而且牽涉到讀取運(yùn)算，頁面收集器24從本身取得數(shù)據(jù)并且將數(shù)據(jù)送回處理器22。否則，也就是請(qǐng)求系為寫入時(shí)，頁面收集器24藉助發(fā)出一如上所述之UPDATE指令以更新儲(chǔ)存于相對(duì)應(yīng)存儲(chǔ)單元中的值。
當(dāng)沒有相符合的地址、且請(qǐng)求為讀取時(shí)，頁面收集器24僅將讀取請(qǐng)求送到(發(fā)出至)內(nèi)存控制器26而沒有任何內(nèi)部動(dòng)作。另一方面，如果內(nèi)存請(qǐng)求為寫入，且收集裝置34中的緩沖器并未裝滿(full)時(shí)，頁面收集器24將對(duì)應(yīng)于該請(qǐng)求的數(shù)據(jù)以及地址(卷標(biāo))值，附加至一存儲(chǔ)單元中，其中該存儲(chǔ)單元是尾端指針寄存器55值所指向的且具有一失效的(de-asserted)有效位。另一方面，如果緩沖器已經(jīng)裝滿，頁面收集器24首先將緩沖器中所有的寫入請(qǐng)求發(fā)送至內(nèi)存控制器26，然后將相對(duì)應(yīng)于現(xiàn)行寫入請(qǐng)求的數(shù)據(jù)以及地址值附加至一存儲(chǔ)單元中。
權(quán)利要求
1.一頁面收集器電路，與一處理器電路以及一內(nèi)存控制器電路共同工作，其特征是包括一接口電路，分別經(jīng)由一第一總線以及一第二總線連接至該處理器電路以及該內(nèi)存控制器電路，該接口電路響應(yīng)該第一總線上的一個(gè)內(nèi)存請(qǐng)求信號(hào)，選擇性地發(fā)出一內(nèi)存請(qǐng)求類型信號(hào)、一地址信號(hào)以及一數(shù)據(jù)信號(hào)，且該內(nèi)存請(qǐng)求信號(hào)選擇性地包含寫入請(qǐng)求以及讀取請(qǐng)求；一收集裝置，具有N個(gè)緩沖器，每一個(gè)緩沖器貯存M組地址信息及數(shù)據(jù)信息于其中，該收集裝置選擇性地比較該地址信息與該地址信號(hào)，以及選擇性地輸出M組中之一組地址信息以及數(shù)據(jù)信息，N為大于一的整數(shù)，M為大于一的整數(shù)；以及一控制器裝置，經(jīng)由一第一地址總線以及一第一數(shù)據(jù)總線連接至該接口電路，該控制器裝置經(jīng)由一第二地址總線以及一第二數(shù)據(jù)總線連接至該收集裝置，該控制器裝置響應(yīng)該內(nèi)存請(qǐng)求類型信號(hào)，并根據(jù)一預(yù)定的方法而操作，以便將從該處理器電路發(fā)出的一第一系列內(nèi)存請(qǐng)求重新排序成一第二系列內(nèi)存請(qǐng)求、并發(fā)出該第二系列內(nèi)存請(qǐng)求至該內(nèi)存控制器電路。
2.根據(jù)權(quán)利要求1的頁面收集器電路，其中該收集裝置包含一比較電路，用以比較該地址信號(hào)與貯存于每一個(gè)緩沖器中的地址信息。
3.根據(jù)權(quán)利要求2的頁面收集器電路，其中每一個(gè)該緩沖器包含M個(gè)存儲(chǔ)單元，每一個(gè)存儲(chǔ)單元貯存一組地址以及數(shù)據(jù)信息；寄存器，個(gè)別地用以指向緩沖器中要存取的存儲(chǔ)單元的位置；M個(gè)有效位，每一個(gè)有效位指令貯存于一相對(duì)應(yīng)存儲(chǔ)單元中的數(shù)據(jù)是否有效；以及M個(gè)命中位，每一個(gè)命中位表示對(duì)于一相對(duì)應(yīng)存儲(chǔ)單元的比較電路的比較結(jié)果。
4.根據(jù)權(quán)利要求3的頁面收集器電路，其中該寄存器包含一前端指針寄存器，用以指出一用于讀取操作的存儲(chǔ)單元；一尾端指針寄存器，用以指出一用于附加操作的存儲(chǔ)單元；以及一更新指針寄存器，用以指出一用于置換操作的存儲(chǔ)單元。
5.根據(jù)權(quán)利要求3的頁面收集器電路，其中該比較電路包含一比較電路，用以藉助比較地址信號(hào)與貯存于該收集裝置中之地址信息產(chǎn)生一第一輸出信號(hào)；以及一“與”電路，用以藉助對(duì)于從該比較電路的輸出信號(hào)與M個(gè)有效位中之一進(jìn)行“與”邏輯運(yùn)算，而產(chǎn)生M個(gè)命中位之一。
6.根據(jù)權(quán)利要求1的頁面收集器電路，其中該頁面收集器電路暫時(shí)保留該寫入請(qǐng)求，并且即刻通過該讀取請(qǐng)求，和該頁面收集器電路將內(nèi)存寫入請(qǐng)求分組歸類至相同的頁面，然后當(dāng)符合一預(yù)設(shè)的準(zhǔn)則時(shí)將該內(nèi)存寫入請(qǐng)求依序傳送。
全文摘要
一種3D圖像數(shù)字編碼方法,將傳統(tǒng)的立體隔行掃描視頻圖像,經(jīng)特定軟件轉(zhuǎn)換成為具上、下分割畫面的圖像后,即形成一個(gè)上半部為一左(或右)眼圖像及下半部為右(或左)另一眼圖像的分割畫面的視頻圖像文件,再以MPEG進(jìn)行數(shù)字圖像數(shù)據(jù)壓縮,而此上、下分割畫面的視頻圖像壓縮文件經(jīng)MPEG播放器或MPEG解碼器,輸出至3D立體圖像產(chǎn)生器處理后,即可讓使用者戴上3D立體眼鏡,在CRT顯示器上,觀賞3D立體動(dòng)態(tài)視頻圖像,而無任何閃爍現(xiàn)象。
文檔編號(hào)G06F12/00GK1332411SQ0110995
公開日2002年1月23日 申請(qǐng)日期2001年3月26日 優(yōu)先權(quán)日2000年6月29日
發(fā)明者呂忠晏 申請(qǐng)人:矽統(tǒng)科技股份有限公司