處理器開發(fā)實(shí)驗(yàn)平臺(tái)的制作方法
【專利摘要】本實(shí)用新型提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)。本實(shí)用新型的處理器開發(fā)實(shí)驗(yàn)平臺(tái)包括控制器、存儲(chǔ)器和FPGA芯片；控制器包括IO接口和存儲(chǔ)器接口；控制器通過IO接口與外部設(shè)備連接，通過存儲(chǔ)器接口與存儲(chǔ)器連接，存儲(chǔ)器與FPGA芯片連接；控制器通過IO接口獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼，通過存儲(chǔ)器接口將獲取的代碼傳輸至存儲(chǔ)器；FPGA芯片通過與所述存儲(chǔ)器之間的連接接口從存儲(chǔ)器獲取代碼；FPGA芯片通過加載配置代碼形成處理器內(nèi)核，通過加載啟動(dòng)代碼啟動(dòng)與FPGA芯片連接的硬件設(shè)備；FPGA芯片通過運(yùn)行操作系統(tǒng)代碼形成處理器。本實(shí)用新型的實(shí)驗(yàn)平臺(tái)可提高實(shí)驗(yàn)效果，保證所開發(fā)處理器的實(shí)用性。
【專利說明】
處理器開發(fā)實(shí)驗(yàn)平臺(tái)
技術(shù)領(lǐng)域
[0001 ]本實(shí)用新型涉及計(jì)算機(jī)技術(shù)領(lǐng)域，尤其涉及一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)。
【背景技術(shù)】
[0002]計(jì)算機(jī)軟硬件技術(shù)的不斷發(fā)展，使得計(jì)算機(jī)開發(fā)，特別是處理器的開發(fā)在教學(xué)及研究領(lǐng)域的意義越來越重大。
[0003]目前，大多學(xué)校及研究機(jī)構(gòu)在處理器開發(fā)過程中，大多采用虛擬實(shí)驗(yàn)平臺(tái)進(jìn)行。即，利用軟件來模擬硬件環(huán)境，使得用戶無(wú)法接觸到實(shí)際的硬件，而在虛擬環(huán)境中進(jìn)行。這使得基于處理器開發(fā)的實(shí)驗(yàn)，僅局限在操作系統(tǒng)代碼階段。
[0004]由于處理器開發(fā)不只包括操作系統(tǒng)代碼，因此，采用虛擬實(shí)驗(yàn)平臺(tái)所進(jìn)行的處理器開發(fā)的實(shí)驗(yàn)效果較差，所開發(fā)的處理器的實(shí)用性也較差。
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)，以使得基于該實(shí)驗(yàn)平臺(tái)進(jìn)行處理器開發(fā)過程中包括處理器的底層硬件開發(fā)，也包括處理器的操作系統(tǒng)開發(fā)，提高處理器開發(fā)的實(shí)驗(yàn)效果，保證所開發(fā)的處理器的實(shí)用性。
[0006]本實(shí)用新型提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)，包括:控制器、存儲(chǔ)器和現(xiàn)場(chǎng)可編程門陣列FPGA芯片;控制器包括:輸入輸出1接口和存儲(chǔ)器接口 ；控制器通過1接口與外部設(shè)備連接，通過存儲(chǔ)器接口與存儲(chǔ)器連接，存儲(chǔ)器與FPGA芯片連接；
[0007]控制器，通過1接口從所述外部設(shè)備獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼，通過存儲(chǔ)器接口將配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼傳輸至存儲(chǔ)器中；FPGA芯片，通過與存儲(chǔ)器之間的連接接口從存儲(chǔ)器中獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼；
[0008]FPGA芯片通過加載配置代碼形成處理器內(nèi)核，通過加載啟動(dòng)代碼啟動(dòng)與FPGA芯片連接的硬件設(shè)備;FPGA芯片通過運(yùn)行操作系統(tǒng)代碼形成處理器。
[0009]可選的，存儲(chǔ)器接口包括第一接口、第二接口和第三接口；存儲(chǔ)器包括:第一存儲(chǔ)器、第二存儲(chǔ)器和第三存儲(chǔ)器;FPGA芯片包括:第四接口、第五接口和第六接口 ；
[0010]第一存儲(chǔ)器與第一接口和第四接口連接;控制器通過第一接口將配置代碼傳輸至第一存儲(chǔ)器;FPGA芯片通過第四接口從第一存儲(chǔ)器獲取配置代碼；
[0011 ]第二存儲(chǔ)器與第二接口和第五接口連接;控制器通過第二接口將啟動(dòng)代碼傳輸至第二存儲(chǔ)器;FPGA芯片通過第五接口從第二存儲(chǔ)器獲取啟動(dòng)代碼；
[0012]第三存儲(chǔ)器與第三接口和第六接口連接;控制器通過第三接口將操作系統(tǒng)代碼傳輸至第三存儲(chǔ)器;FPGA芯片通過第六接口從第三存儲(chǔ)器獲取操作系統(tǒng)代碼。
[0013]可選的，第一接口通過聯(lián)合測(cè)試行為組織JTAG線與第四接口連接；
[0014]第二接口通過串行外設(shè)接口SPI線與第五接口連接；
[0015]第三接口通過傳輸總線與第六接口連接。
[0016]可選的，JTAG線上具有第一開關(guān)，第一開關(guān)與第一接口和第四接口連接;第一開關(guān)用于根據(jù)控制器的控制，控制第一存儲(chǔ)器與第一接口和第四接口的連接狀態(tài)；
[0017]SPI線上具有第二開關(guān)，第二開關(guān)用于根據(jù)控制器的控制，控制第二存儲(chǔ)器與第二接口和第五接口的連接狀態(tài)；
[0018]傳輸總線上具有第三開關(guān)，第三開關(guān)用于根據(jù)控制器的控制，控制第三存儲(chǔ)器與第三接口的連接和第六接口的連接狀態(tài)。
[0019]可選的，實(shí)驗(yàn)平臺(tái)還包括:電源復(fù)位模塊；電源復(fù)位模塊與控制器和FPGA芯片連接；
[0020]電源復(fù)位模塊用于根據(jù)控制器的控制，對(duì)FPGA芯片進(jìn)行上電和復(fù)位。
[0021]可選的，第一存儲(chǔ)器和第二存儲(chǔ)器為只讀存儲(chǔ)器R0M，第三存儲(chǔ)器為與非NAND存儲(chǔ)器。
[0022]可選的，該控制器為中央處理器。
[0023]本實(shí)用新型提供的處理器開發(fā)實(shí)驗(yàn)平臺(tái)可包括控制器、存儲(chǔ)器和FPGA芯片；控制器包括1接口和存儲(chǔ)器接口 ；該控制器通過1接口與外部設(shè)備連接，通過存儲(chǔ)器接口與存儲(chǔ)器連接，存儲(chǔ)器與FPGA芯片連接，控制器通過1接口從該外部設(shè)備獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼，通過存儲(chǔ)器接口將配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼傳輸至存儲(chǔ)器中；FPGA芯片通過與存儲(chǔ)器之間的連接接口從存儲(chǔ)器中獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼;FPGA芯片通過加載配置代碼形成處理器內(nèi)核，通過加載啟動(dòng)代碼啟動(dòng)與FPGA芯片連接的硬件設(shè)備;FPGA芯片通過運(yùn)行操作系統(tǒng)代碼形成處理器。因而，采用本實(shí)用新型的實(shí)驗(yàn)平臺(tái)進(jìn)行處理器開發(fā)的實(shí)驗(yàn)過程中，F(xiàn)PGA芯片可通過從控制器獲取的配置代碼實(shí)現(xiàn)處理器內(nèi)核的實(shí)驗(yàn)開發(fā)，也可通過從控制器獲取的啟動(dòng)代碼實(shí)現(xiàn)處理器內(nèi)核所連接的硬件設(shè)備的啟動(dòng)等進(jìn)行實(shí)驗(yàn)開發(fā)，因而可實(shí)現(xiàn)處理器的底層硬件的開發(fā)，并且還可通過從控制器獲取的操作系統(tǒng)代碼實(shí)現(xiàn)對(duì)處理器的軟件層，即操作系統(tǒng)的開發(fā)，因而可提高對(duì)處理器開發(fā)的實(shí)驗(yàn)效果，保證所開發(fā)處理器的實(shí)用性。
【附圖說明】
[0024]圖1為本實(shí)用新型實(shí)施例提供的一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖；
[0025]圖2為本實(shí)用新型實(shí)施例提供的另一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖；
[0026]圖3為本實(shí)用新型實(shí)施例提供的又一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖；
[0027]圖4為本實(shí)用新型實(shí)施例提供的再一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0028]本實(shí)用新型提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)。該處理器開發(fā)實(shí)驗(yàn)平臺(tái)也稱處理器原理實(shí)驗(yàn)平臺(tái)。該處理器開發(fā)實(shí)驗(yàn)平臺(tái)可以為學(xué)?；蜓邪l(fā)機(jī)構(gòu)，在處理器開發(fā)過程中所使用。
[0029]圖1為本實(shí)用新型實(shí)施例提供的一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖。如圖1所示，該處理器開發(fā)實(shí)驗(yàn)平臺(tái)100可包括:控制器101、存儲(chǔ)器102和現(xiàn)場(chǎng)可編程門陣列(Field—Programmable Gate Array，簡(jiǎn)稱FPGA)芯片 103?？刂破?I 包括:輸入輸出(InputOutput，簡(jiǎn)稱10)接口 104和存儲(chǔ)器接口 105?？刂破?01通過1接口 104與外部設(shè)備106連接，通過存儲(chǔ)器接口 105與存儲(chǔ)器102連接，存儲(chǔ)器102與FPGA芯片103連接。
[0030]控制器101，通過1接口 104從外部設(shè)備106獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)(Operating System，簡(jiǎn)稱OS)代碼，通過存儲(chǔ)器接口 105將配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼傳輸至存儲(chǔ)器102中；FPGA芯片103，通過與存儲(chǔ)器102之間的連接接口從存儲(chǔ)器102中獲取該配置代碼、該啟動(dòng)代碼和該操作系統(tǒng)代碼。
[0031]FPGA芯片103通過加載該配置代碼形成處理器內(nèi)核，通過加載該啟動(dòng)代碼啟動(dòng)與FPGA芯片103連接的硬件設(shè)備;FPGA芯片103通過運(yùn)行該操作系統(tǒng)代碼形成處理器。
[0032]具體地，F(xiàn)PGA芯片102可包括可配置邏輯模塊(Configurable Logic Block，簡(jiǎn)稱CLB)、輸出輸入模塊(Input Output Block，簡(jiǎn)稱1B)和內(nèi)部連線。其中，CLB可通過加載程序?qū)崿F(xiàn)對(duì)應(yīng)的邏輯功能，1B包括FPGA芯片與外設(shè)的連接接口，內(nèi)部連接用于連接該FPGA芯片內(nèi)部的所有單元?？刂破?01可以為中央處理器，例如龍芯2H處理器。FPGA芯片102例如可以為阿爾特拉(Altera)公司生成的FPGA芯片。
[0033]控制器101可以為該實(shí)驗(yàn)平臺(tái)的操作終端，即該實(shí)驗(yàn)平臺(tái)中面向用戶的操作終端。10接口 104可包括外設(shè)接口，如串行接口、顯示接口、通用串行總線(Universal SerialBus，簡(jiǎn)稱USB)接口、以太網(wǎng)接口及存儲(chǔ)器接口等至少一個(gè)。其中，該串行接口也稱串行通訊接口(Cluster Communicat1n Port，簡(jiǎn)稱COM)，該顯示接口可以為視頻圖像陣列(VideoGr aph i c s Arr ay，簡(jiǎn)稱VGA)接口，該以太網(wǎng)接口可以為千兆以太網(wǎng)標(biāo)準(zhǔn)如1 00BASE-TX對(duì)應(yīng)的千兆網(wǎng)路接口，即，傳輸速率為1000兆比特每秒(Mill1n bits per second，簡(jiǎn)稱Mbps)的網(wǎng)絡(luò)接口。該以太網(wǎng)接口的類型例如可以為RJ-45接口、RJ-11接口、SC光纖接口、光纖分布式數(shù)據(jù)接口(Fiber Distributing Data Interf ace，簡(jiǎn)稱FDDI)、連接單元接口(Attachment Unit Interface，簡(jiǎn)稱AUI)、基本網(wǎng)絡(luò)卡(Basic Network Crad，簡(jiǎn)稱BNC)接口和控制(Console)接口中任一。
[0034]外部設(shè)備106可以為輸入設(shè)備、存儲(chǔ)設(shè)備或網(wǎng)絡(luò)設(shè)備等任一。舉例來說，若外部設(shè)備106為輸入設(shè)備，則控制器101通過10接口 104獲取輸入設(shè)備所輸入的該配置代碼、該啟動(dòng)代碼及該操作系統(tǒng)代碼;若外部設(shè)備106為存儲(chǔ)設(shè)備，控制器101可通過10接口 104獲取存儲(chǔ)設(shè)備所存儲(chǔ)的該配置代碼、該啟動(dòng)代碼及該操作系統(tǒng)代碼;若外部設(shè)備106為網(wǎng)絡(luò)設(shè)備，控制器101可通過10接口 104從網(wǎng)絡(luò)設(shè)備中獲取通過網(wǎng)絡(luò)遠(yuǎn)程傳輸?shù)脑撆渲么a、該啟動(dòng)代碼及該操作系統(tǒng)代碼。其中，若10接口 104為串口，則該外部設(shè)備106可以為通過串口等連接的輸入設(shè)備，如鍵盤、麥克等;若10接口 104為USB接口或存儲(chǔ)器接口，則外部設(shè)備106可以為存儲(chǔ)設(shè)備，如安全數(shù)據(jù)存儲(chǔ)卡(Secure Digital Memory Card，簡(jiǎn)稱SD)、USB閃存卡等;若10接口 104為網(wǎng)絡(luò)接口，外部設(shè)備106可以為通過以太網(wǎng)接口連接的網(wǎng)絡(luò)設(shè)備。
[0035]控制器101可通過存儲(chǔ)器接口 105將配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼燒寫至存儲(chǔ)器102中。該配置代碼可以為待開發(fā)的處理器內(nèi)核對(duì)應(yīng)的代碼。該配置代碼也可稱為邏輯代碼。FPGA芯片102通過加載該配置代碼實(shí)現(xiàn)邏輯功能的加載，形成待開發(fā)處理器內(nèi)核。FPGA芯片102例如可以是通過CLB加載該配置代碼實(shí)現(xiàn)邏輯功能的加載，使得該CLB形成該處理器內(nèi)核。
[0036]該啟動(dòng)代碼可以為基本輸入輸出系統(tǒng)(Basic Input Output System，簡(jiǎn)稱B1S)代碼，或者，引導(dǎo)加載(BootLoader)代碼。FPGA芯片例如可以是通過1B加載該啟動(dòng)代碼從而啟動(dòng)與FPGA芯片102連接的硬件設(shè)備。
[0037]該操作系統(tǒng)代碼可以為windows操作系統(tǒng)、Iinux操作系統(tǒng)和Nnix操作系統(tǒng)等任一操作系統(tǒng)的代碼。FPGA芯片102可通過加載該配置代碼所形成的CPU，運(yùn)行該操作系統(tǒng)代碼，從而形成處理器，實(shí)現(xiàn)處理器的開發(fā)。
[0038]本實(shí)用新型提供的處理器實(shí)驗(yàn)平臺(tái)可包括控制器、存儲(chǔ)器和FPGA芯片；控制器包括1接口和存儲(chǔ)器接口 ；該控制器通過1接口與外部設(shè)備連接，通過存儲(chǔ)器接口與存儲(chǔ)器連接，存儲(chǔ)器與FPGA芯片連接，控制器通過1接口從該外部設(shè)備獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼，通過存儲(chǔ)器接口將配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼傳輸至存儲(chǔ)器中；FPGA芯片通過與存儲(chǔ)器之間的連接接口從存儲(chǔ)器中獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼;FPGA芯片通過加載配置代碼形成處理器內(nèi)核，通過加載啟動(dòng)代碼啟動(dòng)與FPGA芯片連接的硬件設(shè)備;FPGA芯片通過運(yùn)行操作系統(tǒng)代碼形成處理器。因而，采用本實(shí)用新型的實(shí)驗(yàn)平臺(tái)進(jìn)行處理器開發(fā)的實(shí)驗(yàn)過程中，F(xiàn)PGA芯片可通過控制器所獲取的配置代碼實(shí)現(xiàn)處理器內(nèi)核的實(shí)驗(yàn)開發(fā)，也可通過從控制器獲取的啟動(dòng)代碼實(shí)現(xiàn)處理器內(nèi)核所連接的硬件設(shè)備的啟動(dòng)等進(jìn)行實(shí)驗(yàn)開發(fā)，因而可實(shí)現(xiàn)處理器的底層硬件的開發(fā)，并且還可通過從控制器獲取的操作系統(tǒng)代碼實(shí)現(xiàn)對(duì)處理器的軟件層，即操作系統(tǒng)的開發(fā)，從而提高對(duì)處理器開發(fā)的實(shí)驗(yàn)效果，保證所開發(fā)處理器的實(shí)用性。
[0039]同時(shí)，通過對(duì)配置代碼即處理器內(nèi)核代碼實(shí)現(xiàn)處理器內(nèi)核的實(shí)驗(yàn)開發(fā)，可使得實(shí)驗(yàn)人員如學(xué)生或研發(fā)人員在實(shí)驗(yàn)過程中對(duì)處理器的工作原理及處理器內(nèi)核的理解更透徹；通過啟動(dòng)代碼實(shí)現(xiàn)處理器內(nèi)核所連接的硬件設(shè)備的啟動(dòng)等進(jìn)行實(shí)驗(yàn)開發(fā)，可使得實(shí)驗(yàn)人員在實(shí)驗(yàn)過程中對(duì)處理器中的啟動(dòng)、驅(qū)動(dòng)等底層軟件的工作原理，以及處理器內(nèi)核與其連接的硬件設(shè)備的工作原理理解更深刻;通過操作系統(tǒng)代碼對(duì)處理器的軟件層即操作系統(tǒng)的開發(fā)可使得實(shí)驗(yàn)人員對(duì)處理器的軟件運(yùn)行環(huán)境有更深刻的理解。因此，本實(shí)用新型的處理器開發(fā)實(shí)驗(yàn)平臺(tái)可為實(shí)驗(yàn)人員展示一個(gè)完整的處理器運(yùn)行過程，因而，該處理器開發(fā)實(shí)驗(yàn)平臺(tái)對(duì)處理器開發(fā)的實(shí)驗(yàn)效果更好，通過該實(shí)驗(yàn)平臺(tái)所開發(fā)的處理器其實(shí)用性更佳。
[0040]可選的，在如上所述的處理器開發(fā)實(shí)驗(yàn)平臺(tái)的基礎(chǔ)上，本實(shí)用新型還可提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)。圖2為本實(shí)用新型實(shí)施例提供的另一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖。如圖2所示，可選的，存儲(chǔ)器接口 105可包括:第一接口 201、第二接口 202和第三接口203;存儲(chǔ)器102包括:第一存儲(chǔ)器204、第二存儲(chǔ)器205和第三存儲(chǔ)器206 JPGA芯片103可包括:第四接口 207、第五接口 208和第六接口 209。
[0041 ] 第一存儲(chǔ)器204與第一接口 201和第四接口 207連接;控制器101通過第一接口 201將配置代碼傳輸至第一存儲(chǔ)器204 APGA芯片103通過第四接口 207從第一存儲(chǔ)器204獲取配置代碼。
[0042]第二存儲(chǔ)器205與第二接口 202和第五接口 208連接;控制器101通過第二接口 202將啟動(dòng)代碼傳輸至第二存儲(chǔ)器205;FPGA芯片103通過第五接口 208從第二存儲(chǔ)器205獲取啟動(dòng)代碼。
[0043]第三存儲(chǔ)器206與第三接口 203和第六接口 209連接;控制器101通過第三接口 203將操作系統(tǒng)代碼傳輸至第三存儲(chǔ)器206; FPGA芯片103通過第六接口 209從第三存儲(chǔ)器206獲取操作系統(tǒng)代碼。
[0044]可選的，第一接口 201通過聯(lián)合測(cè)試行為組織(Joint Test Act1n Group，簡(jiǎn)稱JTAG)線與第四接口 207連接。第二接口 202通過串行外設(shè)接口(Serial PeripheralInterface，簡(jiǎn)稱SPI)線與第五接口 208連接。第三接口 203通過傳輸總線與第六接口 209連接。
[0045]可選的，在如上所述的處理器開發(fā)實(shí)驗(yàn)平臺(tái)的基礎(chǔ)上，本實(shí)用新型還可提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)。圖3為本實(shí)用新型實(shí)施例提供的又一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖。如圖3所示，該JTAG線上具有第一開關(guān)301，第一開關(guān)301與第一接口 201和第四接口207連接;第一開關(guān)301用于根據(jù)控制器101的控制，控制第一存儲(chǔ)器204與第一接口 201和第四接口 207的連接狀態(tài)。
[0046]SPI線上具有第二開關(guān)302，第二開關(guān)302用于根據(jù)控制器101的控制，控制第二存儲(chǔ)器205與第二接口 202和第五接口 208的連接狀態(tài)。
[0047]傳輸總線上具有第三開關(guān)303，第三開關(guān)303用于根據(jù)控制器101的控制，控制第三存儲(chǔ)器206與第三接口 203和第六接口 209的連接狀態(tài)。
[0048]具體地，第一開關(guān)301可在控制器101的控制下，控制第一存儲(chǔ)器204與第一接口201的連接狀態(tài)為連接態(tài)，第一存儲(chǔ)器205與第四接口 207的連接狀態(tài)為斷開，從而使得控制器101通過第一接口 201將配置代碼傳輸至第一存儲(chǔ)器204。第一開關(guān)301還可在控制器101的控制下，控制第一存儲(chǔ)器204與第一接口 201的連接狀態(tài)為斷開，第一存儲(chǔ)器205與第四接口 207的連接狀態(tài)為連接態(tài)，從而使得FPGA芯片103通過第四接口 207從第一存儲(chǔ)器204獲取配置代碼。
[0049]第二開關(guān)302可在控制器101的控制下，控制第二存儲(chǔ)器205與第二接口 202的連接狀態(tài)為連接態(tài)，第二存儲(chǔ)器205和第五接口 208的連接狀態(tài)為斷開，從而使得控制器101通過第二接口 202將啟動(dòng)代碼傳輸至第二存儲(chǔ)器205。第二開關(guān)302還可在控制器101的控制下，控制第二存儲(chǔ)器205與第二接口 202的連接狀態(tài)為斷開，第二存儲(chǔ)器205和第五接口 208的連接狀態(tài)為連接態(tài)，從而使得FPGA芯片103通過第五接口 208從第二存儲(chǔ)器205獲取啟動(dòng)代碼。
[0050]第三開關(guān)303可在控制器101的控制下，控制第三存儲(chǔ)器206與第三接口 203的連接狀態(tài)為連接態(tài)，第三存儲(chǔ)器206與第六接口 209的連接狀態(tài)為斷開，從而使得控制器101通過第三接口 203將操作系統(tǒng)代碼傳輸至第三存儲(chǔ)器206。第三開關(guān)303可在控制器101的控制下，控制第三存儲(chǔ)器206與第三接口 203的連接狀態(tài)為斷開，第三存儲(chǔ)器206與第六接口 209的連接狀態(tài)為連接態(tài)，從而使得FPGA芯片103通過第六接口 209從第三存儲(chǔ)器206獲取操作系統(tǒng)代碼。
[0051]可選的，在如上所述的處理器開發(fā)實(shí)驗(yàn)平臺(tái)的基礎(chǔ)上，本實(shí)用新型還可提供一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)。圖4為本實(shí)用新型實(shí)施例提供的再一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖。如圖4所示，處理器開發(fā)實(shí)驗(yàn)平臺(tái)100還包括:電源復(fù)位模塊401。電源復(fù)位模塊401與控制器101和FPGA芯片103連接。
[0052]電源復(fù)位模塊401用于根據(jù)控制器401的控制，對(duì)FPGA芯片103進(jìn)行上電和復(fù)位。
[0053]具體地，該FPGA芯片103可以是在上電和復(fù)位之后，依次加載該配置代碼、該啟動(dòng)代碼啟動(dòng)及該操作系統(tǒng)代碼。
[0054]可選的，如上所述實(shí)施例中第一存儲(chǔ)器204和第二存儲(chǔ)器205為只讀存儲(chǔ)器(Read-Only Memory，簡(jiǎn)稱ROM)，第三存儲(chǔ)器206為與非(NAND)存儲(chǔ)器。
[0055]可選的，為滿足針對(duì)不同接口的實(shí)驗(yàn)需求，F(xiàn)PGA芯片103還包括1接口，如串行接口、顯示接口、USB接口、以太網(wǎng)接口、存儲(chǔ)器接口及控制接口。該控制接口例如可以包括數(shù)碼管、指示燈及撥碼開關(guān)等的連接接口。舉例來說，該顯示接口例如可以為液晶顯示屏(Liquid Crystal Display，簡(jiǎn)稱LCD)接口；以太網(wǎng)接口例如可以為百兆以太網(wǎng)標(biāo)準(zhǔn)如100BASE-TX對(duì)應(yīng)的百兆網(wǎng)路接口，即，傳輸速率為10Mbps)的網(wǎng)絡(luò)接口。
[0056]可選的，該配置代碼可包括內(nèi)存控制器對(duì)應(yīng)的代碼，該FPGA芯片103加載該配置代碼還可構(gòu)成該內(nèi)存控制器，該FPGA芯片103連接的硬件設(shè)備104還可包括內(nèi)存接口，用于連接內(nèi)存，如雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Double Data Rate Synchronous DynamicRandom Access Memory，簡(jiǎn)稱DDRSDRAM)2，或，DDR3。
[0057]本實(shí)用新型提供的各處理器開發(fā)實(shí)驗(yàn)平臺(tái)，還可通過提供多個(gè)存儲(chǔ)器，分別存儲(chǔ)對(duì)應(yīng)的代碼，從而更好地對(duì)各代碼進(jìn)行分別控制，使得實(shí)驗(yàn)人員針對(duì)不同的代碼進(jìn)行實(shí)驗(yàn)，實(shí)驗(yàn)效果更佳。并且，通過提供多種與該FPGA連接的接口，從而使得該實(shí)驗(yàn)平臺(tái)滿足針對(duì)接口的實(shí)驗(yàn)需求，使得基于該處理器開發(fā)實(shí)驗(yàn)平臺(tái)開發(fā)的處理器的實(shí)用性更好。
[0058]最后應(yīng)說明的是:以上各實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案，而非對(duì)其限制;盡管參照前述各實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本實(shí)用新型各實(shí)施例技術(shù)方案的范圍。
【主權(quán)項(xiàng)】
1.一種處理器開發(fā)實(shí)驗(yàn)平臺(tái)，其特征在于，包括:控制器、存儲(chǔ)器和現(xiàn)場(chǎng)可編程門陣列FPGA芯片;所述控制器包括:輸入輸出1接口和存儲(chǔ)器接口 ；所述控制器通過所述1接口與外部設(shè)備連接，通過所述存儲(chǔ)器接口與所述存儲(chǔ)器連接，所述存儲(chǔ)器與所述FPGA芯片連接； 所述控制器，通過所述1接口從所述外部設(shè)備獲取配置代碼、啟動(dòng)代碼和操作系統(tǒng)代碼，通過所述存儲(chǔ)器接口將所述配置代碼、所述啟動(dòng)代碼和所述操作系統(tǒng)代碼傳輸至所述存儲(chǔ)器中；所述FPGA芯片，通過與所述存儲(chǔ)器之間的連接接口從所述存儲(chǔ)器中獲取所述配置代碼、所述啟動(dòng)代碼和所述操作系統(tǒng)代碼； 所述FPGA芯片通過加載所述配置代碼形成處理器內(nèi)核，通過加載所述啟動(dòng)代碼啟動(dòng)與所述FPGA芯片連接的硬件設(shè)備;所述FPGA芯片通過運(yùn)行所述操作系統(tǒng)代碼形成處理器。2.根據(jù)權(quán)利要求1所述的實(shí)驗(yàn)平臺(tái)，其特征在于，所述存儲(chǔ)器接口包括:第一接口、第二接口和第三接口 ；所述存儲(chǔ)器包括:第一存儲(chǔ)器、第二存儲(chǔ)器和第三存儲(chǔ)器;所述FPGA芯片包括:第四接口、第五接口和第六接口 ； 所述第一存儲(chǔ)器與所述第一接口和所述第四接口連接;所述控制器通過所述第一接口將所述配置代碼傳輸至所述第一存儲(chǔ)器;所述FPGA芯片通過所述第四接口從所述第一存儲(chǔ)器獲取所述配置代碼； 所述第二存儲(chǔ)器與所述第二接口和所述第五接口連接;所述控制器通過所述第二接口將所述啟動(dòng)代碼傳輸至所述第二存儲(chǔ)器;所述FPGA芯片通過所述第五接口從所述第二存儲(chǔ)器獲取所述啟動(dòng)代碼； 所述第三存儲(chǔ)器與所述第三接口和所述第六接口連接;所述控制器通過所述第三接口將所述操作系統(tǒng)代碼傳輸至所述第三存儲(chǔ)器;所述FPGA芯片通過所述第六接口從所述第三存儲(chǔ)器獲取所述操作系統(tǒng)代碼。3.根據(jù)權(quán)利要求2所述的實(shí)驗(yàn)平臺(tái)，其特征在于，所述第一接口通過聯(lián)合測(cè)試行為組織JTAG線與所述第四接口連接； 所述第二接口通過串行外設(shè)接口 SPI線與所述第五接口連接； 所述第三接口通過傳輸總線與所述第六接口連接。4.根據(jù)權(quán)利要求3所述的實(shí)驗(yàn)平臺(tái)，其特征在于，所述JTAG線上具有第一開關(guān)，所述第一開關(guān)與所述第一接口和所述第四接口連接;所述第一開關(guān)用于根據(jù)所述控制器的控制，控制所述第一存儲(chǔ)器與所述第一接口和所述第四接口的連接狀態(tài)； 所述SPI線上具有第二開關(guān)，所述第二開關(guān)用于根據(jù)所述控制器的控制，控制所述第二存儲(chǔ)器與所述第二接口和所述第五接口的連接狀態(tài)； 所述傳輸總線上具有第三開關(guān)，所述第三開關(guān)用于根據(jù)所述控制器的控制，控制所述第三存儲(chǔ)器與所述第三接口的連接和所述第六接口的連接狀態(tài)。5.根據(jù)權(quán)利要求4所述的實(shí)驗(yàn)平臺(tái)，其特征在于，所述實(shí)驗(yàn)平臺(tái)還包括:電源復(fù)位模塊； 所述電源復(fù)位模塊與所述控制器和所述FPGA芯片連接； 所述電源復(fù)位模塊用于根據(jù)所述控制器的控制，對(duì)所述FPGA芯片進(jìn)行上電和復(fù)位。6.根據(jù)權(quán)利要求2-5中任一項(xiàng)所述的實(shí)驗(yàn)平臺(tái)，其特征在于，所述第一存儲(chǔ)器和所述第二存儲(chǔ)器為只讀存儲(chǔ)器ROM，所述第三存儲(chǔ)器為與非NAND存儲(chǔ)器。7.根據(jù)權(quán)利要求1所述的實(shí)驗(yàn)平臺(tái)，其特征在于，所述控制器為中央處理器。
【文檔編號(hào)】G05B19/042GK205427540SQ201620229191
【公開日】2016年8月3日
【申請(qǐng)日】2016年3月23日
【發(fā)明人】楊昆, 杜望寧, 張戈
【申請(qǐng)人】龍芯中科技術(shù)有限公司