一種電壓調(diào)節(jié)器的制造方法
【專利摘要】本發(fā)明公開了一種電壓調(diào)節(jié)器,包括：第一電流源、第一NMOS管、第三NMOS管、第四NMOS管及第二PMOS管；所述第一電流源的正極連接電壓調(diào)節(jié)器電壓輸入端VIN和第四NMOS管的漏極，第一電流源的負(fù)極連接第三NMOS管的漏極和柵極；所述第三NMOS管的源極連接第二PMOS管的源極于VG；所述第二PMOS管的漏極連接第二PMOS管的柵極、第一NMOS管的漏極和柵極；所述第一NMOS管的源極連接地；所述第四NMOS管的柵極連接第三NMOS管的柵極，第四NMOS管的源極連接電壓調(diào)節(jié)器輸出端VO。
【專利說明】一種電壓調(diào)節(jié)器【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電壓調(diào)節(jié)器，具體涉及一種無外接輸出電容可以穩(wěn)定輸出電壓的電壓調(diào)節(jié)器。
【背景技術(shù)】
[0002]目前傳統(tǒng)的外接輸出電容的電壓調(diào)節(jié)器傳統(tǒng)的電壓調(diào)節(jié)器如圖1所示，需要芯片外接電容Cl。一般由帶隙基準(zhǔn)電路提供溫度系數(shù)較小的參考電壓VR，誤差放大器調(diào)整使得FB電壓等于VR電壓，此時(shí)輸出電壓VO等于VR.(R1+R2) /R1，其中VR為參考電壓的電壓值，Rl和R2分別為電阻Rl和R2的電阻值。該電壓調(diào)節(jié)器需要外加電容，電容加在外面增加了電壓調(diào)節(jié)器的成本，同時(shí)該電壓調(diào)節(jié)器的輸出電壓不是很穩(wěn)定。無外接輸出電容可以穩(wěn)定的電壓調(diào)節(jié)器越來越受歡迎。相比傳統(tǒng)外接輸出電容的電壓調(diào)節(jié)器，無外接輸出電容可以穩(wěn)定的電壓調(diào)節(jié)器可以節(jié)省一個(gè)電容成本，當(dāng)為內(nèi)部電路供電時(shí)，還可以節(jié)省一個(gè)芯片管腳。

【發(fā)明內(nèi)容】

[0003]本發(fā)明針對(duì)上述問題，提供一種無外接輸出電容可以穩(wěn)定輸出電壓的電壓調(diào)節(jié)器
[0004]本發(fā)明解決上述問題所采用的技術(shù)方案是:一種電壓調(diào)節(jié)器，包括:第一電流源、第一 NMOS管、第三NMOS管、第四NMOS管及第二 PMOS管；所述第一電流源的正極連接電壓調(diào)節(jié)器電壓輸入端VIN和第四NMOS管的漏極，第一電流源的負(fù)極連接第三NMOS管的漏極和柵極；所述第三NMOS管的源極連接第二 PMOS管的源極于VG ;所述第二 PMOS管的漏極連接第二 PMOS管的柵極、第一 NMOS管的漏極和柵極；所述第一 NMOS管的源極連接地；所述第四NMOS管的柵極連接第三NMOS管的柵極，第四NMOS管的源極連接電壓調(diào)節(jié)器輸出端V0。
[0005]進(jìn)一步地，所述電壓調(diào) 節(jié)器還包括第三PMOS管；所述第三PMOS管的柵極和第三NMOS管的源極及第二 PMOS管的源極連接于VG ;所述第三PMOS管的漏極接地；所述第三PMOS管的源極和第四NMOS管的源極連接電壓調(diào)節(jié)器輸出端V0。
[0006]更進(jìn)一步地，所述電壓調(diào)節(jié)器還包括第二電流源；所述第二電流源的正極連接第四NMOS管的源極和電壓調(diào)節(jié)器輸出端V0。
[0007]更進(jìn)一步地，所述電壓調(diào)節(jié)器還包括第二電阻；所述第二電阻的一端連接第一電流源的正極和電壓調(diào)節(jié)器電壓輸入端VIN，另一端連接第四NMOS管的漏極。
[0008]更進(jìn)一步地，所述電壓調(diào)節(jié)器還包括第三電阻和第五NMOS管；所述第三電阻的一端和第三NMOS管的源極及第三PMOS管的柵極連接于VG，另一端連接第五NMOS管的柵極和漏極；所述第五NMOS管的源極連接第二 PMOS管的源極。
[0009]更進(jìn)一步地，所述電壓調(diào)節(jié)器還包括O到IOOpF的第一電容；所述第一電容的一端連接第一電流源的負(fù)極，另一端連接地。
[0010]更進(jìn)一步地，所述電壓調(diào)節(jié)器還包括第三電阻、第五NMOS管及O到IOOpF的第一電容；所述第三電阻的一端連接第三NMOS管的源極于VG，另一端連接第五NMOS管的柵極和漏極；所述第五NMOS管的源極連接第二 PMOS管的源極；所述第一電容的一端連接第一電流源的負(fù)極，另一端連接地。
[0011]更進(jìn)一步地，所述電壓調(diào)節(jié)器還包括第二電容；所述第二電容一端連接電壓調(diào)節(jié)器輸出端VO，另一端接地。
[0012]本發(fā)明的優(yōu)點(diǎn)是:
[0013]1、無需外接電容即可穩(wěn)定。
[0014]2、結(jié)構(gòu)簡(jiǎn)單、占用芯片面積更小，從而成本更低。
[0015]3、輸出電壓的隨負(fù)載電流變化較小。
[0016]4、輸出電壓能跟蹤工藝變化和溫度變化，以更優(yōu)化的電壓值為負(fù)載供電。
[0017]除了上面所描述的目的、特征和優(yōu)點(diǎn)之外，本發(fā)明還有其它的目的、特征和優(yōu)點(diǎn)。下面將參照?qǐng)D，對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明。
【專利附圖】

【附圖說明】
[0018]圖1為傳統(tǒng)的外接輸出電容的電壓調(diào)節(jié)器原理圖；
[0019]圖2為本發(fā)明的第一實(shí)施例原理圖；
[0020]圖3為本發(fā)明的第二實(shí)施例原理圖；
[0021]圖4為本發(fā)明的第三實(shí)施例原理圖；
[0022]圖5為本發(fā)明的第四實(shí)施例原理圖；
[0023]圖6為本發(fā)明的第五實(shí)施例原理圖；
[0024]圖7為本發(fā)明的第六實(shí)施例原理圖；
[0025]圖8為本發(fā)明的第七實(shí)施例原理圖；
[0026]圖9為本發(fā)明的第八實(shí)施例原理圖。
[0027]附圖標(biāo)記:
[0028]MNl為第一 NMOS管、MN3為第三NMOS管、MN4為第四NMOS管、MN5為第五NMOS管、MP2為第二 PMOS管、MP3為第三PMOS管、Il為第一電流源、12為第二電流源、R2為第二電阻、R3為第三電阻、Cl為第一電容、C2為第二電容。
【具體實(shí)施方式】
[0029]下面將參考附圖并結(jié)合實(shí)施例，來詳細(xì)說明本發(fā)明。
[0030]參考圖2至圖9，如圖1和圖2所示的一種電壓調(diào)節(jié)器，包括:第一電流源I1、第一 NMOS管MNl、第三NMOS管MN3、第四NMOS管MN4及第二 PMOS管MP2 ;所述第一電流源Il的正極連接電壓調(diào)節(jié)器電壓輸入端VIN和第四NMOS管MN4的漏極，第一電流源Il的負(fù)極連接第三NMOS管MN3的漏極和柵極；所述第三NMOS管MN3的源極連接第二 PMOS管MP2的源極于VG ;所述第二 PMOS管MP2的漏極連接MP2的柵極、第一 NMOS管MNl的漏極和柵極；所述第一 NMOS管MNl的源極連接地；所述第四NMOS管MN4的柵極連接第三NMOS管MN3的柵極，第四NMOS管MN4的源極連接電壓調(diào)節(jié)器輸出端W。
[0031]參考圖2，如圖2所示，作為本發(fā)明的第一實(shí)施例，包括第一電流源I1、第一 NMOS管MN1、第三NMOS管MN3、第四NMOS管MN4、第二 PMOS管MP2。輸出電壓VO近似等于VGSP2+VGSN1。其中VGSP2為第二 PMOS管MP2的柵源電壓，VGSNl為第一 NMOS管MNl的柵源電壓。第三NMOS管麗3和第四NMOS管MN4調(diào)整使得VO電壓等于VG電壓。第一電流源Il為第三NMOS管麗3、第一 NMOS管麗1、第二 PMOS管MP2提供偏置電流。
[0032]參考圖3，如圖3所示，作為本發(fā)明的第二實(shí)施例，與圖2相比，增加了第三PMOS管MP3，可以提高輸出電壓的響應(yīng)速度。當(dāng)輸出負(fù)載電流從重載變?yōu)檩p載時(shí)，輸出電壓VO可能上跳，當(dāng)VO上跳超過VG電壓加上IVthPl時(shí)，第三PMOS管MP3導(dǎo)通，產(chǎn)生向下的泄放電流，使輸出電壓維持不要太高。
[0033]參考圖4，如圖4所示，作為本發(fā)明的第三實(shí)施例，與圖2相比，增加了第二電流源12為輸出提供下拉電流。有助于穩(wěn)定輸出空載時(shí)的輸出電壓。
[0034]參考圖5，如圖5所示，作為本發(fā)明的第四實(shí)施例，與圖3相比，增加了第二電阻R2，有利于提高第四NMOS管MN4抵抗靜電的沖擊能力，保護(hù)第四NMOS管MN4的漏極不被靜電損壞。
[0035]參考圖6，如圖6所示，作為本發(fā)明的第五實(shí)施例，與圖5相比，增加第三電阻R3和第五NMOS管麗5。這里只是給出了基本例子，可以根據(jù)實(shí)際情況，為了得到合適的輸出電壓，串聯(lián)更多NMOS或PMOS或電阻。對(duì)于此實(shí)施例，輸出電壓值等于
I1.R3+VGSN5+VGSN1+VGSP2。其中Il為電流源Il的電流值，R3為電阻R3的電阻值，VGSN5為MN5的柵源電壓，VGSP2為第二 PMOS管MP2的柵源電壓，VGSNl為第一 NMOS管MNl的柵源電壓。
[0036]參考圖7，如圖7所示，作為本發(fā)明的第六實(shí)施例，與圖6相比，增加了第一電容Cl(可以為O到IOOpF之間的值，有利于容易集成到芯片內(nèi))，有助于增強(qiáng)輸出電壓的穩(wěn)定。原因在于當(dāng)輸出電壓跳動(dòng)時(shí)，例如下跳，由于第四NMOS管MN4寄生的柵源電容會(huì)耦合柵極電壓也下跳，從而導(dǎo)致第四NMOS管MN4的電流變小，第四NMOS管MN4源極(即輸出電壓)下跳得更多。增加第一電容Cl有助于維持第四NMOS管MN4柵極電壓不變。
[0037]參考圖8，如圖8所示，作為本發(fā)明的第七實(shí)施例，為了進(jìn)一步優(yōu)化，減小上跳幅度，還可以將第三PMOS管MP3的柵極連接到第三電阻R3與第五NMOS管麗5之間，通過合理設(shè)計(jì)，可以優(yōu)化輸出電壓最大上跳幅度。最大上跳幅度為VGSN5+VGSP2+VGSN1+1 VthP3 |.其中VGSN5為第五NMOS管MN5的柵源電壓，VGSP2為第二 PMOS管MP2的柵源電壓，VGSNl為第一 NMOS管MNl的柵源電壓，VthP3為第三PMOS管MP3的閾值電壓。
[0038]參考圖9，如圖9所示，作為本發(fā)明的第八實(shí)施例，與圖8相比，還增加了第二電容C2，連接在輸出電壓與地之間。有助于減小輸出電壓波動(dòng)幅度。
[0039]由于本發(fā)明不是像傳統(tǒng)的設(shè)計(jì)溫度系數(shù)較小的輸出電壓，而是設(shè)計(jì)基于NMOS和PMOS的柵源電壓的輸出電壓，一般柵源電壓的溫度系數(shù)為負(fù)溫度系數(shù)，由于晶體管的導(dǎo)通主要由柵源電壓控制，大多數(shù)被供電電路的閾值電壓也是負(fù)溫度系數(shù)，所以其最佳工作電壓也是負(fù)溫度系數(shù)的。這樣本發(fā)明的電壓調(diào)節(jié)器輸出電壓更好的跟蹤被供電電路的環(huán)境溫度，從而更好的滿足被供電電路的需求。另外，本發(fā)明中的參考電壓VG由一個(gè)或多個(gè)NMOS和PMOS串聯(lián)構(gòu)成，其類型采用被供電電路一樣的器件類型，同時(shí)在同一個(gè)晶圓，采用相同工藝制造，這樣可以跟蹤工藝偏差，更加符合被供電電路需求。
[0040]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，本發(fā)明包括但不限于本實(shí)例，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種電壓調(diào)節(jié)器，其特征在于，包括:第一電流源、第一 NMOS管、第三NMOS管、第四NMOS管及第二 PMOS管；所述第一電流源的正極連接電壓調(diào)節(jié)器電壓輸入端VIN和第四NMOS管的漏極，第一電流源的負(fù)極連接第三NMOS管的漏極和柵極；所述第三NMOS管的源極連接第二 PMOS管的源極于VG ;所述第二 PMOS管的漏極連接第二 PMOS管的柵極、第一NMOS管的漏極和柵極；所述第一 NMOS管的源極連接地；所述第四NMOS管的柵極連接第三NMOS管的柵極，第四NMOS管的源極連接電壓調(diào)節(jié)器輸出端V0。
2.根據(jù)權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于，還包括第三PMOS管；所述第三PMOS管的柵極和第三NMOS管的源極及第二 PMOS管的源極連接于VG ;所述第三PMOS管的漏極接地；所述第三PMOS管的源極和第四NMOS管的源極連接電壓調(diào)節(jié)器輸出端V0。
3.根據(jù)權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于，還包括第二電流源；所述第二電流源的正極連接第四NMOS管的源極和電壓調(diào)節(jié)器輸出端V0。
4.根據(jù)權(quán)利要求2所述的電壓調(diào)節(jié)器，其特征在于，還包括第二電阻；所述第二電阻的一端連接第一電流源的正極和電壓調(diào)節(jié)器電壓輸入端VIN，另一端連接第四NMOS管的漏極。
5.根據(jù)權(quán)利要求4所述的電壓調(diào)節(jié)器，其特征在于，還包括第三電阻和第五NMOS管；所述第三電阻的一端和第三NMOS管的源極及第三PMOS管的柵極連接于VG，另一端連接第五NMOS管的柵極和漏極；所述第五NMOS管的源極連接第二 PMOS管的源極。
6.根據(jù)權(quán)利要求5所述的電壓調(diào)節(jié)器，其特征在于，還包括O到IOOpF的第一電容；所述第一電容的一端連接第一電流源的負(fù)極，另一端連接地。
7.根據(jù)權(quán)利要求4所述的電壓調(diào)節(jié)器，其特征在于，還包括第三電阻、第五NMOS管及O到IOOpF的第一電容；所述第三電阻的一端連接第三NMOS管的源極于VG，另一端連接第五NMOS管的柵極和漏極；所述第五NMOS管的源極連接第二 PMOS管的源極；所述第一電容的一端連接第一電流源的負(fù)極，另一端連接地。
8.根據(jù)權(quán)利要求2所述的電壓調(diào)節(jié)器，其特征在于，還包括第二電容；所述第二電容一端連接電壓調(diào)節(jié)器輸出端V0，另一端接地。
9.根據(jù)權(quán)利要求4所述的電壓調(diào)節(jié)器，其特征在于，還包括第二電容；所述第二電容一端連接電壓調(diào)節(jié)器輸出端V0，另一端接地。
10.根據(jù)權(quán)利要求7所述的電壓調(diào)節(jié)器，其特征在于，還包括第二電容；所述第二電容一端連接電壓調(diào)節(jié)器輸出端V0，另一端接地。
【文檔編號(hào)】G05F1/46GK103513686SQ201310461848
【公開日】2014年1月15日 申請(qǐng)日期:2013年9月30日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】王釗, 田文博, 尹航 申請(qǐng)人:無錫中星微電子有限公司