一種高頻局部放電等效信號源的制作方法
【專利摘要】本發(fā)明公開了一種高頻局部放電等效信號源，其特征在于包括：邏輯控制與數(shù)字信號生成模塊：生成局部放電數(shù)字信號傳輸?shù)礁哳l模擬信號發(fā)生模塊，并生成時(shí)基信號傳輸?shù)綍r(shí)基信號同步模塊；高頻模擬信號發(fā)生模塊：將局部放電數(shù)字信號轉(zhuǎn)換為局部放電模擬信號并將其傳輸?shù)叫盘栒{(diào)理模塊；信號調(diào)理模塊：對局部放電模擬信號進(jìn)行程控放大并將其轉(zhuǎn)化為電荷信號傳輸?shù)捷敵鼋涌?；時(shí)基信號同步模塊：接收時(shí)基信號轉(zhuǎn)換為時(shí)基同步信號并輸送到輸出接口；輸出接口：輸出電荷信號和時(shí)基同步信號。
【專利說明】
一種高頻局部放電等效信號源
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于微電子技術(shù)和電力信號檢測技術(shù)領(lǐng)域，尤其涉及一種高頻局部放電等效信號源。
【背景技術(shù)】
[0002]局部放電主要指的是高壓電氣設(shè)備中產(chǎn)生的一種物理現(xiàn)象。電力設(shè)備絕緣在足夠強(qiáng)的電場作用下局部范圍內(nèi)發(fā)生的放電。這種放電以僅造成導(dǎo)體間的絕緣局部短(路橋)接而不形成導(dǎo)電通道為限。每一次局部放電對絕緣介質(zhì)都會(huì)有一些影響，輕微的局部放電對電力設(shè)備絕緣的影響較小，絕緣強(qiáng)度的下降較慢;而強(qiáng)烈的局部放電，則會(huì)使絕緣強(qiáng)度很快下降。這是使高壓電力設(shè)備絕緣損壞的一個(gè)重要因素。
[0003]局部放電對絕緣結(jié)構(gòu)起著一種侵蝕作用，它對絕緣的破壞機(jī)理有以下幾個(gè)方面:①帶電粒子(電子、離子等)沖擊絕緣，破壞其分子結(jié)構(gòu)，如纖維碎裂，因而絕緣受到損傷;②由于帶電離子的撞擊作用，使該絕緣出現(xiàn)局部溫度升高，從而易引起絕緣的過熱，嚴(yán)重時(shí)就會(huì)出現(xiàn)碳化;③局部放電產(chǎn)生的臭氧(03)及氮的氧化物(N0、N02)會(huì)侵蝕絕緣，當(dāng)遇有水分則產(chǎn)生硝酸，對絕緣的侵蝕更為劇烈;④在局部放電時(shí)，油因電解及電極的肖特基輻射效應(yīng)使油分解，加上油中原來存在些雜質(zhì)，故易使紙層處凝集著因聚合作用生成的油泥(多在匝絕緣或其他絕緣的油楔處)，油泥生成將使絕緣的介質(zhì)損傷角激增，散熱能力降低，甚至導(dǎo)致熱擊穿的可能性。局部放電的持續(xù)發(fā)展會(huì)使絕緣的劣化損傷逐步擴(kuò)大，最終使絕緣正常壽命縮短、短時(shí)絕緣強(qiáng)度降低，甚至可能使整個(gè)絕緣擊穿。最終會(huì)對高壓電器設(shè)備造成嚴(yán)重?fù)p壞，甚至引發(fā)重大安全事故。
[0004]國家的相關(guān)標(biāo)準(zhǔn)已經(jīng)針對高壓電器設(shè)備制定了強(qiáng)制性的局部放電監(jiān)測。局部放電的監(jiān)測已有大量的專用儀器可以應(yīng)用。但高頻局部放電信號的監(jiān)測，還是有很多亟需解決的問題。其中很重要的一個(gè)問題，高頻局部放電信號無法通過傳統(tǒng)信號源進(jìn)行模擬，由此導(dǎo)致測試儀器也無法精確的進(jìn)行標(biāo)定和驗(yàn)證。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于:提供一種高頻局部放電等效信號源，用于為高頻局放監(jiān)測儀器提供多種標(biāo)準(zhǔn)的局部放電信號，為局部放電監(jiān)測設(shè)備的標(biāo)準(zhǔn)化生產(chǎn)和標(biāo)定提供重要的基礎(chǔ)保障。
[0006]本發(fā)明采用的技術(shù)方案如下:一種高頻局部放電等效信號源，包括:邏輯控制與數(shù)字信號生成模塊:生成局部放電數(shù)字信號傳輸?shù)礁哳l模擬信號發(fā)生模塊，并生成時(shí)基信號傳輸?shù)綍r(shí)基信號同步模塊;高頻模擬信號發(fā)生模塊:即DAC芯片應(yīng)用電路，將局部放電數(shù)字信號轉(zhuǎn)換為局部放電模擬信號并將其傳輸?shù)叫盘栒{(diào)理模塊;信號調(diào)理模塊:對局部放電模擬信號進(jìn)行程控放大并將其轉(zhuǎn)化為電荷信號傳輸?shù)捷敵鼋涌?；時(shí)基信號同步模塊:接收時(shí)基信號轉(zhuǎn)換為時(shí)基同步信號并輸送到輸出接口 ；輸出接口:輸出電荷信號和時(shí)基同步信號。
[0007]進(jìn)一步的，邏輯控制與數(shù)字信號生成模塊包括FPGA、與FPGA連接E2PR0M和SRAM;E2PR0M為系統(tǒng)參數(shù)存儲區(qū)域，低功耗SRAM為系統(tǒng)緩存。
[0008]邏輯控制與數(shù)字信號生成模塊由大規(guī)模FPGA和存儲器等元件組成，內(nèi)部運(yùn)行N1S嵌入式程序和相應(yīng)的時(shí)序邏輯。完成了基于多種數(shù)學(xué)模型構(gòu)建的局部放電數(shù)字信號。這些數(shù)據(jù)輸出到高頻模擬信號發(fā)生模塊，轉(zhuǎn)換為模擬電壓信號，再輸出到信號調(diào)理模塊，信號調(diào)理模塊完成了信號的程控放大和電壓至電荷信號的轉(zhuǎn)換，最后，電荷信號輸送到輸出接口。另外，邏輯控制與數(shù)字信號生成模塊配合時(shí)基信號同步模塊生產(chǎn)了后端設(shè)備所需的時(shí)基同步信號，并輸送到輸出接口。
[0009]局部放電信號有多種類型，典型的包括惰性氣體放電、油隙放電、空氣間隙放電、環(huán)氧介質(zhì)放電等等。不同的類型，其幅度、頻率等參數(shù)不同。通過結(jié)合理論計(jì)算，已構(gòu)建出多種局放信號的數(shù)學(xué)模型。選擇相應(yīng)的局部放電種類，設(shè)定具體的參數(shù)。
[0010]進(jìn)一步的，F(xiàn)PGA使用CycloneIV JPGA主要負(fù)責(zé)DAC波形生成，鑒于成本及性能的考慮，選Cyclone IV FPGA只需要兩路電源供電，簡化了電源分配網(wǎng)絡(luò)，降低了電路板成本，減小了電路板面積，縮短了設(shè)計(jì)時(shí)間。
[0011 ]進(jìn)一步的，邏輯控制與數(shù)字信號生成模塊還連接有USB模塊，USB模塊使用CYPRESSEZ-USB FX3芯片。用戶可通過上位機(jī)軟件程控FPGA輸出數(shù)字信號到DAC CYPRESS EZ-USBFX3是新一代USB3.0外設(shè)控制器，具有高度集成的靈活特性，可幫助開發(fā)人員為任何系統(tǒng)添加USB 3.0功能。EZ-USB FX3具有一個(gè)可進(jìn)行完全配置的并行通用可編程接口GPIFII，它可與任何處理器、ASIC或FPGA連接。它可輕松無縫地連接至多種常用接口，比如異步SRAM、異步和同步地址數(shù)據(jù)復(fù)用式接口、并行ATA等等。
[0012]進(jìn)一步的，信號調(diào)理模塊包括:零點(diǎn)及增益補(bǔ)償電路和濾波電路。
[0013]進(jìn)一步的，零點(diǎn)及增益補(bǔ)償電路結(jié)構(gòu)為集成運(yùn)放Ul正輸入端通過電阻R5接地，Ul的負(fù)輸入端和輸出端之間通過電阻R4連接，Ul的負(fù)輸入端連接電阻Rl、R2和R3，電阻Rl、R2、R3的另一端作為電路的三個(gè)輸入端，集成運(yùn)放Ul的輸出端作為電路輸出端。
[0014]進(jìn)一步的，濾波電路結(jié)構(gòu)為:集成運(yùn)放U2的正輸入端連接其輸出端，U2的負(fù)輸入端通過電容C3接地，U2的負(fù)輸入端依次連接電阻R7和R6到輸入端，電阻R6和R7間的節(jié)點(diǎn)通過電容Cl連接到U2的輸出端集成運(yùn)放U2的輸出端連接到集成運(yùn)放U3的負(fù)輸入端，集成運(yùn)放U3的負(fù)輸入端通過電容C4接地，U3的負(fù)輸入端通過電容C2與U3輸出端連接，U3的正輸入端連接其輸出端作為濾波電路的輸出端。
[0015]進(jìn)一步的，信號調(diào)理模塊的輸出端和輸入端分別通過緩沖器輸出和輸入信號。當(dāng)DAC輸出的模擬信號經(jīng)緩沖器后，需要對信號調(diào)理和濾波，以便提高信號在最終輸出時(shí)的品質(zhì)。
[0016]進(jìn)一步的，邏輯控制與數(shù)字信號生成模塊還與零點(diǎn)及增益補(bǔ)償電路連接，便于對信號調(diào)理的控制。
[0017]綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是:
1、數(shù)字化的生成多種高頻局部放電信號，其周期、幅度、上升\下降時(shí)間、持續(xù)時(shí)間等參數(shù)可程控調(diào)節(jié)，放電種類可程控選擇。
[0018]2、根據(jù)局放信號的周期提供與標(biāo)準(zhǔn)局放信號同步的時(shí)基信號，以供監(jiān)測設(shè)備使用。
[0019]3、基于本發(fā)明，可使原本不宜標(biāo)定的局放監(jiān)測儀有了標(biāo)準(zhǔn)的檢定、測試方法，使高壓電氣設(shè)備的局部放電試驗(yàn)更加準(zhǔn)確可靠，為重點(diǎn)電氣設(shè)備的安全運(yùn)行提供保障。
【附圖說明】
[0020]本發(fā)明將通過例子并參照附圖的方式說明，其中:
圖1是本發(fā)明原理圖；
圖2是本發(fā)明高頻信號生成原理圖；
圖3是本發(fā)明硬件框圖；
圖4是本發(fā)明零點(diǎn)及增益補(bǔ)償電路圖；
圖5是本發(fā)明濾波電路圖。
【具體實(shí)施方式】
[0021]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0022]下面結(jié)合圖1、圖2對本發(fā)明作詳細(xì)說明。
實(shí)施例
[0023]—種高頻局部放電等效信號源，包括:邏輯控制與數(shù)字信號生成模塊:生成局部放電數(shù)字信號傳輸?shù)礁哳l模擬信號發(fā)生模塊，并生成時(shí)基信號傳輸?shù)綍r(shí)基信號同步模塊;高頻模擬信號發(fā)生模塊:將局部放電數(shù)字信號轉(zhuǎn)換為局部放電模擬信號并將其傳輸?shù)叫盘栒{(diào)理模塊;信號調(diào)理模塊:對局部放電模擬信號進(jìn)行程控放大并將其轉(zhuǎn)化為電荷信號傳輸?shù)捷敵鼋涌?；時(shí)基信號同步模塊:接收時(shí)基信號轉(zhuǎn)換為時(shí)基同步信號并輸送到輸出接口 ；輸出接口:輸出電荷信號和時(shí)基同步信號。邏輯控制與數(shù)字信號生成模塊包括FPGA、與FPGA連接E2PR0M和SRAiLFPGA使用CycloneIV，E2PR0M作為系統(tǒng)參數(shù)存儲區(qū)域，低功耗SRAM為系統(tǒng)緩存。
[0024]邏輯控制與數(shù)字信號生成模塊還連接有USB模塊，USB模塊使用CYPRESSEZ-USBFX3芯片。
[0025]信號調(diào)理模塊包括:零點(diǎn)及增益補(bǔ)償電路和濾波電路。零點(diǎn)及增益補(bǔ)償電路結(jié)構(gòu)為集成運(yùn)放Ul正輸入端通過電阻R5接地，Ul的負(fù)輸入端和輸出端之間通過電阻R4連接，Ul的負(fù)輸入端連接電阻Rl、R2和R3，電阻Rl、R2、R3的另一端作為電路的三個(gè)輸入端，集成運(yùn)放Ul的輸出端作為電路輸出端。濾波電路結(jié)構(gòu)為:集成運(yùn)放U2的正輸入端連接其輸出端，U2的負(fù)輸入端通過電容C3接地，U2的負(fù)輸入端依次連接電阻R7和R6到輸入端，電阻R6和R7間的節(jié)點(diǎn)通過電容CI連接到U2的輸出端集成運(yùn)放U2的輸出端連接到集成運(yùn)放U3的負(fù)輸入端，集成運(yùn)放U3的負(fù)輸入端通過電容C4接地，U3的負(fù)輸入端通過電容C2與U3輸出端連接，U3的正輸入端連接其輸出端作為濾波電路的輸出端。
[0026]高頻模擬信號發(fā)生模塊中的DAC芯片使用ADI的AD768
信號調(diào)理模塊的輸出端和輸入端分別通過單獨(dú)的緩沖器輸出和輸入信號。邏輯控制與數(shù)字信號生成模塊還與零點(diǎn)及增益補(bǔ)償電路連接。
[0027]信號源電源采用采用外接直流電源供電(DC: 15V)，數(shù)字電路的用電，通過DC/DC轉(zhuǎn)換后直接使用;模擬部分的用電，先通過DC/DC轉(zhuǎn)換再通過LDO降噪后使用，以便降低電源噪聲，提尚系統(tǒng)的?目噪比。
[0028]同時(shí)為了獲得精確的電荷量，需要使用精密的電壓-電荷轉(zhuǎn)換模塊，為防止電荷泄露，模塊內(nèi)部電容量需要使用聚苯乙烯薄膜介質(zhì)電容器，該電容具有無極性、頻率響應(yīng)廣、電容量穩(wěn)定性能好、絕緣電阻高等優(yōu)點(diǎn)，同理基板也需要采用低介電常數(shù)的陶瓷PCB板為基板;為降低外界干擾，模塊內(nèi)的所有開關(guān)均需采用磁保持型繼電器，該類型的繼電器有體積小、接觸電阻小、性能穩(wěn)定，接觸電阻小于0.1歐姆，絕緣電阻大于100G歐姆;另，模塊還需采用屏蔽盒作全屏蔽處理。
【主權(quán)項(xiàng)】
1.一種高頻局部放電等效信號源，其特征在于包括: 邏輯控制與數(shù)字信號生成模塊:生成局部放電數(shù)字信號傳輸?shù)礁哳l模擬信號發(fā)生模塊，并生成時(shí)基信號傳輸?shù)綍r(shí)基信號同步模塊； 高頻模擬信號發(fā)生模塊:將局部放電數(shù)字信號轉(zhuǎn)換為局部放電模擬信號并將其傳輸?shù)叫盘栒{(diào)理模塊； 信號調(diào)理模塊:對局部放電模擬信號進(jìn)行程控放大并將其轉(zhuǎn)化為電荷信號傳輸?shù)捷敵鼋涌冢?時(shí)基信號同步模塊:接收時(shí)基信號轉(zhuǎn)換為時(shí)基同步信號并輸送到輸出接口； 輸出接口:輸出電荷信號和時(shí)基同步信號。2.根據(jù)權(quán)利要求1所述的一種高頻局部放電等效信號源，其特征在于所述邏輯控制與數(shù)字信號生成模塊包括FPGA、與FPGA連接E2PR0M和SRAM。3.根據(jù)權(quán)利要求2所述的一種高頻局部放電等效信號源，其特征在于所述FPGA使用CycloneIVo4.根據(jù)權(quán)利要求2所述的一種高頻局部放電等效信號源，其特征在于所述邏輯控制與數(shù)字信號生成模塊還連接有USB模塊，USB模塊使用CYPRESS EZ-USB FX3芯片。5.根據(jù)權(quán)利要求1所述的一種高頻局部放電等效信號源，其特征在于所述信號調(diào)理模塊包括:零點(diǎn)及增益補(bǔ)償電路和濾波電路。6.根據(jù)權(quán)利要求5所述的一種高頻局部放電等效信號源，其特征在于所述零點(diǎn)及增益補(bǔ)償電路結(jié)構(gòu)為集成運(yùn)放Ul正輸入端通過電阻R5接地，Ul的負(fù)輸入端和輸出端之間通過電阻R4連接，Ul的負(fù)輸入端連接電阻R1、R2和R3，電阻R1、R2、R3的另一端作為電路的三個(gè)輸入端，集成運(yùn)放UI的輸出端作為電路輸出端。7.根據(jù)權(quán)利要求5所述的一種高頻局部放電等效信號源，其特征在于所述濾波電路結(jié)構(gòu)為:集成運(yùn)放U2的正輸入端連接其輸出端，U2的負(fù)輸入端通過電容C3接地，U2的負(fù)輸入端依次連接電阻R7和R6到輸入端，電阻R6和R7間的節(jié)點(diǎn)通過電容Cl連接到U2的輸出端集成運(yùn)放U2的輸出端連接到集成運(yùn)放U3的負(fù)輸入端，集成運(yùn)放U3的負(fù)輸入端通過電容C4接地，U3的負(fù)輸入端通過電容C2與U3輸出端連接，U3的正輸入端連接其輸出端作為濾波電路的輸出端。8.根據(jù)權(quán)利要求5所述的一種高頻局部放電等效信號源，其特征在于所述信號調(diào)理模塊的輸出端和輸入端分別通過單獨(dú)的緩沖器輸出和輸入信號。9.根據(jù)權(quán)利要求5所述的一種高頻局部放電等效信號源，其特征在于所述邏輯控制與數(shù)字信號生成模塊還與零點(diǎn)及增益補(bǔ)償電路連接。
【文檔編號】G01R31/12GK106053898SQ201610402826
【公開日】2016年10月26日
【申請日】2016年6月12日
【發(fā)明人】楊旻, 楊珣
【申請人】四川拓普測控科技有限公司