專利名稱：一種格雷互補碼的產(chǎn)生電路的制作方法
技術領域：
本實用新型涉及一種格雷互補碼的產(chǎn)生電路，用于產(chǎn)生碼長為2'的格雷互補碼。
背景技術：
光時域發(fā)射計(OTDR)可以確定光纖處的損耗、光纖故障點及斷點的位置，對測 量點進行定位，因此也可稱為光纖激光雷達?；贠TDR原理的分布式光纖拉曼溫度傳 感器利用光纖的拉曼光譜溫度效應，光纖所處空間各點溫度場調(diào)制了光纖中傳輸?shù)睦?光散射波，經(jīng)解調(diào)后，將空間溫度場的信息實時顯示出來。但隨著光學器件的引入，光 纖傳輸距離不斷增加及光纖的損耗，使得背向散射光非常微弱，噪聲干擾嚴重。為了解 決這個問題，有人提出發(fā)送一偽隨機序列脈沖，接收端利用序列脈沖的相關特性來提高 光時域發(fā)射計及分布光纖拉曼溫度傳感器的性能。由于偽隨機序列的自相關函數(shù)會產(chǎn)生 大量的旁瓣，對測量結(jié)果影響嚴重，這就迫使人們突破單個序列的束縛，進而研究用2 個序列的自相關函數(shù)之和來構造理想的相關特性。格雷互補碼就是這樣的一種序列并且 得到了應用。
格雷互補碼的定義為碼長為W的一對序列4、 A，如果它們的自相關函數(shù)之和 除了零位移外，處處為零，那么這兩個序列為格雷互補序列。實際上，格雷互補碼中的 一對碼的自相關函數(shù)都存在著旁瓣，只不過相加后對消掉了。 4和^的自相關函數(shù)分
別為
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以一組數(shù)據(jù)長度為128位格雷互補碼為例，格雷互補碼中一個自相關函數(shù)的峰值等 于碼元的個數(shù)，旁瓣大約有峰值的10%左右，而當兩組相關結(jié)果相加后，峰值增加為原 來的2倍；旁瓣完全對消掉了。格雷互補碼的產(chǎn)生原理為設有2個長為7V的格雷互補碼^ = aa .. 和
￡ = 6w一，貝U石馬S, = AS-floa,…aw一^,…6n和512 = ^￡ = a。"t 力。^…Z^一i互 補，式中^表示4取補。
根據(jù)格雷互補碼的產(chǎn)生原理fe)—{=||}，例如其中5為一對碼長為8的格雷 互補碼，則碼長為32位的格雷互補碼為1』&lsf ，碼長64的格雷互補碼為
wi^4i^^ ;，…-，根據(jù)以上原理可以保證構造一切碼長為2'的格雷互補碼，"為任
傳統(tǒng)格雷互補碼的實現(xiàn)方式為采用FPGA設計原理，設計單級編碼器(單級的格 雷互補碼編碼邏輯)，即由n位編碼成2n位的邏輯電路，然后再由單級編碼器逐級級聯(lián) 形成多級編碼器。其中單級編碼器的編碼邏輯電路如附圖1所示，該單級編碼器的編碼 邏輯電路由二個二選一的數(shù)據(jù)選擇器MUXK MUX2、 一個二分頻的分頻器DFF和三個 反相器N0T1、 N0T2 、 NOT3構成。其設有兩路輸入信號ain、 bin,兩路輸出信號aout、 bout; 二個數(shù)據(jù)選擇器MUX1、 MUX2分別輸出兩路的編碼信號aout、 bout。數(shù)據(jù)選擇 器MUX1 、 MUX2的控制端sel由分頻器DFF的輸出信號Q提供。當Q為"0"時，aout、
bout輸出均為ain，當Q為"1"時，aout輸出ain， bout輸出^ 。
這樣，單級編碼器只能將n位的格雷互補碼編碼成2n位的格雷互補碼。而要完成 完整的格雷互補碼編碼過程需要從1位輸入開始。因此，要產(chǎn)生2'位的格雷互補碼則需
要/級單級編碼器級聯(lián)。例如，從1位碼產(chǎn)生8位的格雷互補碼需要3級單級編碼器級 聯(lián)，如附圖2所示，其中golay—1表示單級編碼器，ain、 bin分別輸入'0'或者'1' 這樣的常數(shù)，clkin則輸入周期為碼元寬度的時鐘信號，aout、 bout則會連續(xù)輸出8位的
格雷互補碼。
上述傳統(tǒng)的格雷互補碼的實現(xiàn)方法，在實現(xiàn)較長碼長(比如64位)時，效率較低， 電路結(jié)構復雜，時鐘依次級聯(lián)，存在時鐘偏移，穩(wěn)定性不夠好，而且，需要級聯(lián)較多的 單級編碼器，需要消耗較多的FPGA資源。

實用新型內(nèi)容
本實用新型所要解決的技術問題是針對上述現(xiàn)有技術提供一種電路結(jié)構簡單、不存在時鐘偏移、穩(wěn)定性好的格雷互補碼的產(chǎn)生電路，該格雷互補碼的產(chǎn)生電路特別適用于 產(chǎn)生碼長較長的格雷互補碼。
本實用新型解決上述技術問題所采用的技術方案為該格雷互補碼的產(chǎn)生電路，用
于產(chǎn)生碼長為2^的格雷互補碼，/為自然數(shù)，其特征在于包括
一數(shù)據(jù)位數(shù)為M的存儲器，該存儲器內(nèi)預先保存有碼長為2'的互為格雷互補碼的
2,+1
兩組格雷碼序列，并且該存儲器的大小至少為
一計數(shù)器，該計數(shù)器的位數(shù)為log:
一移位寄存器，該移位寄存器的數(shù)據(jù)位數(shù)也為M;
其中，所述存儲器、所述計數(shù)器、所述移位寄存器的CLOCK引腳輸入周期為碼元 寬度的時鐘信號，所述計數(shù)器的數(shù)據(jù)輸出端與所述存儲器的地址引腳相連，所述存儲器 的數(shù)據(jù)輸出端與所述移位寄存器的數(shù)據(jù)輸入端相連，所述移位寄存器的數(shù)據(jù)輸出端即輸
出碼長為2'的格雷互補碼。
由于在實際應用中，格雷互補碼的序列是已知的，因此，可以用存儲器存儲格雷互 補碼序列，然后將計數(shù)器輸出作為地址數(shù)據(jù)選中存儲器中的相應數(shù)據(jù)，每一個時鐘，計 數(shù)器加l,在時鐘上升沿把數(shù)據(jù)送到總線上，經(jīng)移位寄存器在時鐘控制下一位一位送到 輸出腳上。該方法可以實現(xiàn)任意碼長的格雷互補碼，并且只需要修改計數(shù)器的位數(shù)以及 存儲器的容量即可。
與現(xiàn)有技術相比，本實用新型的優(yōu)點在于通過將互為格雷互補碼的兩組格雷碼序
列預先保存在存儲器中，通過計數(shù)器的輸出作為地址數(shù)據(jù)選中存儲器中相應碼元，然后 通過移位寄存器輸出，電路簡單，在實現(xiàn)碼長較長的格雷互補碼時，只需要修改計數(shù)器 的位數(shù)以及存儲器的容量即可，由于不是采用單級編碼器進行級聯(lián)，不存在時鐘偏移、
穩(wěn)定性好，并且不需要消耗較多的FPGA資源。

圖1為現(xiàn)有技術中單級編碼器的電路邏輯圖2為現(xiàn)有技術中實現(xiàn)8位格雷互補碼的電路邏輯圖3為本實用新型實施例中實現(xiàn)64位格雷互補碼的電路邏輯圖。
圖4為本實用新型實施例中實現(xiàn)128位格雷互補碼的電路邏輯圖。
具體實施方式
以下結(jié)合附圖實施例對本實用新型作進一步詳細描述。
本實用新型提供的格雷互補碼的產(chǎn)生電路，其包括計數(shù)器l，存儲器2，移位寄存 器3，其中存儲器2的數(shù)據(jù)位數(shù)為M，存儲器2內(nèi)預先保存有碼長為2'的互為格雷互補
/+1
碼的兩組格雷碼序列，該存儲器2的大小至少為L;計數(shù)器l的位數(shù)為l0g
似
2,'+i
移位寄存器3的數(shù)據(jù)位數(shù)也為M;
存儲器2、計數(shù)器1、移位寄存器3的Clock引腳均輸入周期為碼元寬度的時鐘信 號clk，計數(shù)器1的數(shù)據(jù)輸出端與存儲器2的地址引腳相連，存儲器2的數(shù)據(jù)輸出端與
移位寄存器3的數(shù)據(jù)輸入端相連，移位寄存器3的數(shù)據(jù)輸出端即輸出碼長為2'的格雷互補碼。
由于實際應用中，格雷碼的序列是已知的。例如，碼長L-1時的初始格雷互補碼對 為A呵l]、 B=[l]，而碼長L-64時，格雷互補碼組A,B的編碼情況如下
A=[l11-111-11111-1-1-11-1111-1
1 1-11-1-1陽l111-11111-111-111
1 1-1-1-11-1-1-1-11-1-11-l111-1-1-1
1 -1]
B=[l11-111-l1111-1-1-11-1111-1
1 1-11-l-1-l111-l1-1-1-11-l-11-1-1
-1 -1111-11111-111-11-1-l-1111
-1 1]
64位的格雷互補碼由A碼組與B碼組構成，上述A加B碼組的長度為128位碼長 (64+64=128，這里稱呼為AB碼組)，因為在實際使用中，A碼組與B碼組是通過同一 個硬件電路輸出，可以根據(jù)實際需要調(diào)整A B碼組的組合(是先輸出A碼組再輸出B 碼組，還是A與B輪流輸出1位碼等方式)。當使用數(shù)據(jù)長度為8位的存儲器ROM時， 128位碼長數(shù)據(jù)需要使用16字節(jié)的存儲器，每一個時鐘，計數(shù)器加l，計數(shù)器輸出作為 地址數(shù)據(jù)選中存儲器中的相應數(shù)據(jù)，存儲器再在時鐘上升沿把選中的相應數(shù)據(jù)送到數(shù)據(jù) 輸出端，再經(jīng)移位寄存器在時鐘控制下一位一位送出，因采用查表法來實現(xiàn)，需要使用
位數(shù)為4的計數(shù)器(24二16)來尋址，參見圖3所示，這里移位寄存器輸出端輸出的
output信號即為碼長為64位的格雷互補碼，根據(jù)存儲器中A B碼組的組合情況，可以 分別解析出碼長為64的互為格雷互補碼序列。
例如，如果存儲器中預先保存的碼長為64位的互為格雷互補碼的兩組格雷碼序列 在存儲器中的存放順序是先存放A序列，再存放B序列，這樣，移位寄存器輸出端輸出的output信號中，前64位即為A序列，后64位即為B序列。
如果存儲器中預先保存的碼長為64位的互為格雷互補碼的兩組格雷碼序列在存儲 器中的存放順序是先存放B序列，再存放A序列，這時，移位寄存器輸出端輸出的output 信號中，前64位即為B序列，后64位即為A序列。
如果存儲器中預先保存的碼長為64位的互為格雷互補碼的兩組格雷碼序列在存儲 器中的存放順序是先存放一位A碼，再存放一位B碼，再存放一位A碼，再存放一位 B碼……，A、 B序列是輪流存放的，這時移位寄存器輸出端輸出的output信號中，A、 B序列也是輪流輸出，我們可以通過一個由選擇器和分頻器組合的邏輯電路將A、 B序 列解析出來。
同理，128位的格雷互補碼，實際碼長為256位，需要至少大小為256/8二32byte
的存儲器，需要使用位數(shù)為5的計數(shù)器(25=32)來尋址。
同理，256位的格雷互補碼，實際碼長為512位，需要至少大小為512/8-64byte
的存儲器，需要使用位數(shù)為6的計數(shù)器(26 =64)來尋址。其邏輯電路圖參見圖4所示。
該方法可以實現(xiàn)任意碼長的格雷互補碼，只需要修改計數(shù)器的位數(shù)以及存儲器的容 量即可。
權利要求1、一種格雷互補碼的產(chǎn)生電路，用于產(chǎn)生碼長為2i的格雷互補碼，i為自然數(shù)，其特征在于包括一數(shù)據(jù)位數(shù)為M的存儲器，該存儲器內(nèi)預先保存有碼長為2i的互為格雷互補碼的兩組格雷碼序列，并且該存儲器的大小至少為 id="icf0001" file="Y2009201176610002C1.tif" wi="8" he="9" top= "56" left = "109" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>一計數(shù)器，該計數(shù)器的位數(shù)為 id="icf0002" file="Y2009201176610002C2.tif" wi="20" he="11" top= "72" left = "88" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>一移位寄存器，該移位寄存器的數(shù)據(jù)位數(shù)也為M；其中，所述存儲器、所述計數(shù)器、所述移位寄存器的Clock引腳均輸入周期為碼元寬度的時鐘信號，所述計數(shù)器的數(shù)據(jù)輸出端與所述存儲器的地址引腳相連，所述存儲器的數(shù)據(jù)輸出端與所述移位寄存器的數(shù)據(jù)輸入端相連，所述移位寄存器的數(shù)據(jù)輸出端即輸出碼長為2i的格雷互補碼。
專利摘要本實用新型涉及一種格雷互補碼的產(chǎn)生電路，用于產(chǎn)生碼長為2ⁱ的格雷互補碼，i為自然數(shù)，其特征在于包括一數(shù)據(jù)位數(shù)為M的存儲器，該存儲器內(nèi)預先保存有碼長為2ⁱ的互為格雷互補碼的兩組格雷碼序列，并且該存儲器的大小至少為2ⁱ⁺¹/M；一計數(shù)器，該計數(shù)器的位數(shù)為log₂(2ⁱ⁺¹/M)；一移位寄存器，該移位寄存器的數(shù)據(jù)位數(shù)也為M；其中，所述存儲器、所述計數(shù)器、所述移位寄存器的Clock引腳均輸入周期為碼元寬度的時鐘信號，所述計數(shù)器的數(shù)據(jù)輸出端與所述存儲器的地址引腳相連，所述存儲器的數(shù)據(jù)輸出端與所述移位寄存器的數(shù)據(jù)輸入端相連，所述移位寄存器的數(shù)據(jù)輸出端即輸出碼長為2ⁱ的格雷互補碼。本實用新型的優(yōu)點在于不存在時鐘偏移、穩(wěn)定性好，并且不需要消耗較多的FPGA資源。
文檔編號G01D5/353GK201378831SQ20092011766
公開日2010年1月6日 申請日期2009年4月12日 優(yōu)先權日2009年4月12日
發(fā)明者金如江 申請人:金如江