專利名稱：：集成電路的復(fù)合掃描單元的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，特別涉及一種集成電路的復(fù)合掃描單元，適用于掃描鏈和測(cè)試圖形生成器的集成設(shè)計(jì)。
背景技術(shù)：
：通常的電路可測(cè)試性設(shè)計(jì)中，掃描鏈和測(cè)試圖形生成器(TPG)是兩個(gè)獨(dú)立工作的模塊，它們分別具有各自的硬件開銷。在文獻(xiàn)《通過掃描單元重排序?qū)崿F(xiàn)功耗面積最小化的掃描測(cè)試》(GhoshS.，BasuS.，Touba，N.A.，Jointminimizationofpowerandareainscantestingbyscancellreordering,Proceedings.IEEEComputerSocietyAnnualSymposium,2003，p.246-249.)中，對(duì)掃描單元重新進(jìn)行排序，與隨機(jī)排序相比，可以降低硬件開銷；在文獻(xiàn)《一種優(yōu)化的BIST測(cè)試圖形生成器》(P.Gimrd，C.Landrault，V.Morkda，AnoptimizedBISTtestpatterngeneratorfordelaytesting,inProc.ofVLSITestSymp，1997，p.94-100.)中，對(duì)TPG進(jìn)行優(yōu)化，可以使集成電路具有小的硬件開銷。硬件開銷是電路測(cè)試中需要考慮的重要因素，但是在現(xiàn)有的文獻(xiàn)中，減少硬件開銷的方法通常是對(duì)掃描鏈或者TPG分別單獨(dú)進(jìn)行優(yōu)化，硬件開銷的降低有限。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種集成電路的復(fù)合掃描單元，它能夠?qū)呙桄満蚑PG進(jìn)行全局面積優(yōu)化，大幅降低掃描鏈和測(cè)試圖形生成器的總體硬件開銷。為了達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn)。一種集成電路的復(fù)合掃描單元，其特征在于，包括D觸發(fā)器、多路選擇器、異或門；D觸發(fā)器引出有輸入端、正輸出端Q、時(shí)鐘輸入端CLK;多路選擇器具有一個(gè)內(nèi)部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2;異或門具有一個(gè)內(nèi)部輸入端和一個(gè)引出的輸入端J;所述多路選擇器的輸出端連接D觸發(fā)器的輸入端，D觸發(fā)器的正輸出端Q連接異或門的內(nèi)部輸入端，異或門的輸出端連接多路選擇器的內(nèi)部輸入端。所述多路選擇器為四路選擇器。在本發(fā)明中，當(dāng)多路選擇器選通其第一輸入端D時(shí)，復(fù)合掃描單元用于完成D觸發(fā)器的在電路中基本功能；當(dāng)多路選擇器選通其第二輸入端時(shí)SI，復(fù)合掃描單元用于實(shí)現(xiàn)掃描鏈的功能；當(dāng)多路選擇器選通其第三輸入端LFSR時(shí)，復(fù)合掃描單元用于實(shí)現(xiàn)線性反饋移位寄存器(LinearFeedbackShiftRegister，簡(jiǎn)稱LFSR)的功能；當(dāng)多路選擇器選通其第三輸入端J時(shí)，復(fù)合掃描單元接入Johnson計(jì)數(shù)器，輸出測(cè)試序列。復(fù)合掃描單元和線性反饋移位寄存器(LinearFeedbackShiftRegister，簡(jiǎn)稱LFSR)的反饋電路、Johnson計(jì)數(shù)器共同完成測(cè)試圖形生成器的功能。由于本發(fā)明通過增加一些邏輯電路，擴(kuò)增了掃描鏈中的D觸發(fā)器的功能，能夠在保留掃描鏈功能的基礎(chǔ)上，將其功能擴(kuò)增到測(cè)試圖形生成器電路，省去了測(cè)試圖形生成器中的D觸發(fā)器，因此，集成電路的硬件開銷大幅降低。圖1為本發(fā)明的復(fù)合掃描單元的邏輯電路結(jié)構(gòu)圖，其中多路選擇器的選通邏輯如下SE2操作模式電路功能用于實(shí)現(xiàn)D觸發(fā)器的基本功能用于實(shí)現(xiàn)掃描鏈的功能用于實(shí)現(xiàn)LFSR的功能接入Johnson計(jì)數(shù)器并輸出測(cè)試序列<formula>formulaseeoriginaldocumentpage4</formula>操作模式normalsc肌LFSRTestsequences圖2為本發(fā)明應(yīng)用于掃描鏈和測(cè)試圖形生成器的集成電路結(jié)構(gòu)圖。圖3為典型的Huffman模型的電路結(jié)構(gòu)圖。圖4為具有掃描路徑的Huffman模型的電路結(jié)構(gòu)圖。具體實(shí)施例方式參照?qǐng)Dl，集成電路的復(fù)合掃描單元，包括D觸發(fā)器、多路選擇器、異或門；D觸發(fā)器引出有輸入端、正輸出端Q、時(shí)鐘輸入端CLK;多路選擇器具有一個(gè)內(nèi)部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2;異或門具有一個(gè)內(nèi)部輸入端和一個(gè)引出的輸入端J;所述多路選擇器的輸出端連接D觸發(fā)器的輸入端，D觸發(fā)器的正輸出端Q連接異或門的內(nèi)部輸入端，異或門的輸出端連接多路選擇器的內(nèi)部輸入端。多路選擇器為四路選擇器。當(dāng)SE1二0，SE2^0時(shí)，多路選擇器選通其第一輸入端D，復(fù)合掃描單元用于完成D觸發(fā)器的基本功能；當(dāng)SEfO，SE2二1時(shí)，多路選擇器選通其第二輸入端時(shí)SI，復(fù)合掃描單元作為掃描鏈的掃描單元；當(dāng)SEl二l,SE2二0時(shí)，多路選擇器選通其第三輸入端LFSR時(shí)，復(fù)合掃描單元用于線性反饋移位寄存器(LinearFeedbackShiftRegister，簡(jiǎn)稱LFSR)電路；當(dāng)SEl:l，SE2=1時(shí)，多路選擇器選通其第三輸入端J時(shí)，復(fù)合掃描單元的輸入端J接入Johnson計(jì)數(shù)器，生成測(cè)試序列。參照?qǐng)D2，增加線性反饋移位寄存器(LinearFeedbackShiftRegister，簡(jiǎn)稱LFSR)的反饋電路(Cl，C2，，Cm分別是本原多項(xiàng)式的系數(shù))和Johnson計(jì)數(shù)器電路后，可以實(shí)現(xiàn)測(cè)試圖形生成器的功能。所有復(fù)合掃描單元的時(shí)鐘輸入端CLK、第一地址選擇端SE1、第二地址選擇端SE2分別并聯(lián)引出作為控制線；第一個(gè)復(fù)合掃描單元第二輸入端SI作為掃描鏈的輸入端，最后一個(gè)復(fù)合掃描單元的輸出端Q作為掃描鏈的輸出端，其他復(fù)合掃描單元第二輸入端SI依次串接在前一個(gè)復(fù)合掃描單元的D觸發(fā)器的正輸出端Q;第一個(gè)復(fù)合掃描單元第三輸入端LFSR連接LFSR的反饋電路的輸出端，其他復(fù)合掃描單元第三輸入端LFSR依次串接在前一個(gè)復(fù)合掃描單元的D觸發(fā)器的正輸出端Q;所有復(fù)合掃描單元的第四輸入端J分別連接Johnson計(jì)數(shù)器電路的輸出；所有復(fù)合掃描單元的D觸發(fā)器的正輸出端Q引出，并分別連接LFSR的反饋電路輸入端；所有復(fù)合掃描單元的D觸發(fā)器的輸出端分別引出，與集成電路的組合邏輯連接。測(cè)試圖形生成器的測(cè)試序列產(chǎn)生的過程如下首先設(shè)定SEK，SE2=0，電路作為LFSR工作，CLK端口加慢速時(shí)鐘，一個(gè)慢速時(shí)鐘周期后；再設(shè)定SE1二1，SE2二1，CLK端口加快速時(shí)鐘，每個(gè)復(fù)合掃描單元的輸出端Q值為上一個(gè)慢速時(shí)鐘周期時(shí)自身的輸出端Q值與第四輸入端J(Johnson計(jì)數(shù)器的輸出)異或的結(jié)果；同時(shí)所有復(fù)合掃描單元的輸出端Q值組成測(cè)試序列，作為組合邏輯電路的二次輸入；下一個(gè)快速時(shí)鐘周期后，設(shè)定SEl二O，SE2=0，電路在正常模式下工作，在時(shí)鐘的驅(qū)動(dòng)下通過組合邏輯電路的反饋，所有復(fù)合掃描單元的輸出端Q被賦予新值，作為測(cè)試序列的響應(yīng)。最后，將所有復(fù)合掃描單元的輸出端Q值裝載到輸出響應(yīng)分析器中進(jìn)行故障判斷。此外，設(shè)定SE1二0，SE2二1，電路工作在常規(guī)的掃描模式下。參照?qǐng)D3，為典型的Huffman模型的電路結(jié)構(gòu)，該集成電路由組合邏輯電路和時(shí)序電路構(gòu)成。圖中xl-xn是組合邏輯電路的一次輸入，即組合邏輯電路的外部輸入端；Zl-Zm是組合邏輯電路的一次輸出，即組合邏輯電路的外部輸出端；yl-yr是組合邏輯電路的二次輸入，也就是D觸發(fā)器的輸出；Yl-Yr是組合邏輯電路的二次輸出，也就是D觸發(fā)器的輸入。對(duì)于組合邏輯電路的一次輸入，可以直接從外部TPG施加測(cè)試序列，但組合邏輯電路的二次輸入?yún)s不能從外部直接控制，同時(shí)組合邏輯電路的二次輸出也不能從外部直接觀察到。為了改善時(shí)序電路的可控性和可觀性，掃描路徑技術(shù)被提出，具體結(jié)構(gòu)如圖4所示。參照?qǐng)D4，每個(gè)D觸發(fā)器的前面都接入一個(gè)2輸入多路選擇器，其中一個(gè)輸入接到前一個(gè)D觸發(fā)器的輸出，另一個(gè)輸入接到原始的組合邏輯電路。當(dāng)使能控制SE二O時(shí)，電路工作在正常模式下；當(dāng)使能控制SE二1時(shí)，電路工作在測(cè)試模式下。測(cè)試模式時(shí)，所有D觸發(fā)器連成掃描鏈，掃描鏈上D觸發(fā)器的邏輯值可以通過掃描鏈輸入端SI串行輸入，也可以由掃描輸出端SO串行輸出，串行掃描方法的具體實(shí)施步驟如下SE先置l,掃描鏈上的D觸發(fā)器構(gòu)成移位寄存器，測(cè)試序列通過SI串行施加，如果D觸發(fā)器的個(gè)數(shù)為r，則r個(gè)時(shí)鐘周期后，r位的測(cè)試序列就被施加到了相應(yīng)的D觸發(fā)器中，然后SE置0，并在組合邏輯電路的一次輸入端施加測(cè)試序列，運(yùn)行一個(gè)時(shí)鐘，組合邏輯電路的二次輸出就被鎖存到D觸發(fā)器中，再將SE置1，r個(gè)時(shí)鐘周期后，r位的測(cè)試響應(yīng)就通過串行掃描輸出S0移位出來?；贖uffman模型，一般進(jìn)行掃描設(shè)計(jì)時(shí)，每一個(gè)D觸發(fā)器前面都接入一個(gè)兩輸入的多路選擇器，多路選擇器的一個(gè)輸入接到前一個(gè)D觸發(fā)器的輸出，另一個(gè)輸入接到原始的組合邏輯電路的二次輸出。所有多路選擇器的控制線都接到一起，用SE標(biāo)記，掃描輸入輸出分別用SI，S0標(biāo)記。如果把每個(gè)D觸發(fā)器和它前面的多路選擇器看作一個(gè)掃描單元，那么掃描設(shè)計(jì)中電路的存儲(chǔ)元件就需要用一個(gè)相應(yīng)的掃描單元來替代，由D觸發(fā)器和多路選擇器構(gòu)成的掃描單元是目前使用較多的一種掃描單元。每一個(gè)掃描單元具有附加的掃描輸入和掃描輸出端口，另外具有測(cè)試/正常模式使能端口，使能端口設(shè)置成測(cè)試方式時(shí)，同一路徑上的掃描單元構(gòu)成移位寄存器，稱為掃描鏈，整個(gè)掃描鏈可以通過一個(gè)端口串行從外部輸入測(cè)試激勵(lì)，通過另外一個(gè)端口向外部輸出測(cè)試響應(yīng)。利用圖2所示的電路結(jié)構(gòu)代替圖4所示的電路結(jié)構(gòu)，構(gòu)成具有掃描鏈功能和測(cè)試圖形生成器功能的新的Huffman模型的電路結(jié)構(gòu)，能夠?qū)崿F(xiàn)了掃描鏈中寄存器與LFSR中寄存器的選擇復(fù)用，并且能夠和Johnson計(jì)數(shù)器構(gòu)成測(cè)試圖形生成器，自生成掃描測(cè)試所需的測(cè)試序列，而不再需要額外的測(cè)試圖形生成器，減小集成電路面積開銷。發(fā)明人選擇ISCAS89基準(zhǔn)電路作為被測(cè)電路，采用本發(fā)明提出的掃描測(cè)試結(jié)構(gòu)后，基準(zhǔn)電路的測(cè)試電路具有面積小、測(cè)試時(shí)間短的顯著效果。如表l所示，為對(duì)ISCAS89基準(zhǔn)電路的具體測(cè)試結(jié)果，其中Tl/T2為被測(cè)電路采用本發(fā)明掃描測(cè)試結(jié)構(gòu)所需的測(cè)試時(shí)間與采用圖4中掃描測(cè)試結(jié)構(gòu)所需的測(cè)試時(shí)間之比；Sl/S2為測(cè)試電路面積與基準(zhǔn)電路加入本發(fā)明掃描測(cè)試結(jié)構(gòu)后的面積之比。ISCAS89基準(zhǔn)電路的具體測(cè)試結(jié)果表1<table>tableseeoriginaldocumentpage8</column></row><table>權(quán)利要求1、一種集成電路的復(fù)合掃描單元，其特征在于，包括D觸發(fā)器、多路選擇器、異或門；D觸發(fā)器引出有輸入端、正輸出端Q、時(shí)鐘輸入端CLK；多路選擇器具有一個(gè)內(nèi)部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2；異或門具有一個(gè)內(nèi)部輸入端和一個(gè)引出的輸入端J；所述多路選擇器的輸出端連接D觸發(fā)器的輸入端，D觸發(fā)器的正輸出端Q連接異或門的內(nèi)部輸入端，異或門的輸出端連接多路選擇器的內(nèi)部輸入端。2、根據(jù)權(quán)利要求1所述的一種集成電路的復(fù)合掃描單元，其特征在于，所述多路選擇器為四路選擇器。全文摘要本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，公開了一種集成電路的復(fù)合掃描單元，適用于掃描鏈和測(cè)試圖形生成器的集成設(shè)計(jì)。它包括D觸發(fā)器、多路選擇器、異或門；D觸發(fā)器引出有輸入端、正輸出端Q、時(shí)鐘輸入端CLK；多路選擇器具有一個(gè)內(nèi)部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2；異或門具有一個(gè)內(nèi)部輸入端和一個(gè)引出的輸入端J；所述多路選擇器的輸出端連接D觸發(fā)器的輸入端，D觸發(fā)器的正輸出端Q連接異或門的內(nèi)部輸入端，異或門的輸出端連接多路選擇器的內(nèi)部輸入端。文檔編號(hào)G01R31/3183GK101533069SQ20091002187公開日2009年9月16日申請(qǐng)日期2009年4月3日優(yōu)先權(quán)日2009年4月3日發(fā)明者孫?，B,曾永甲,雷紹充申請(qǐng)人:西安交通大學(xué)