專利名稱：一種脈沖調(diào)制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種脈沖調(diào)制電路，尤其涉及一種在薄膜晶體管液晶顯示器中用來產(chǎn) 生柵極驅(qū)動(dòng)信號的脈沖調(diào)制電路。
背景技術(shù)：
對于傳統(tǒng)的薄膜晶體管液晶顯示器(Thin Film TransistorLiquid Crystal Display，TFT-IXD)來說，用于TFT的驅(qū)動(dòng)原理通常設(shè)計(jì)為，利用柵極控制信號來操作該TFT 的開啟或關(guān)斷，從而控制每一子像素是否已被充電。具體地，當(dāng)輸入一柵極控制信號使TFT 為“ON”(開啟)時(shí)，將待顯示的數(shù)據(jù)信號經(jīng)由TFT傳送至對應(yīng)的子像素；當(dāng)輸入另一柵極 控制信號使TFT為“0FF”(關(guān)斷)時(shí)，待顯示的數(shù)據(jù)信號就無法經(jīng)由TFT傳送至對應(yīng)的子像
ο一般而言，液晶面板的圖像顯示藉由許多像素組合而成。在整個(gè)面板的像素陣列 中，不妨將每個(gè)子像素視為一個(gè)個(gè)的等效電阻和等效電容。在該情形下，每一柵極控制信號 經(jīng)過一連串的等效電阻和等效電容來傳遞信號時(shí)，勢必會造成前端信號輸入波形與后端信 號輸入波形不同，即波形延遲現(xiàn)象，因?yàn)檫@些等效電阻和等效電容會產(chǎn)生RC延時(shí)常數(shù)，進(jìn) 而延遲信號的輸入波形?，F(xiàn)有技術(shù)的一種解決方案是在于，在相關(guān)削角電路的輸出端并聯(lián)一只二極管至 AVDD，利用二極管的單向?qū)ㄌ匦詠砜刂圃撓鹘请娐返南孪揲撝惦妷?，進(jìn)而使近端和遠(yuǎn)程 的饋通電壓(FeedThrough Voltage)更為接近。但是，在實(shí)際的波形測量過程中，削角電路 的下限并不是恒定的電壓數(shù)值，因?yàn)樵诙O管導(dǎo)通時(shí)，AVDD至柵極驅(qū)動(dòng)器的電流路徑會受 到該二極管單向?qū)ㄌ匦缘挠绊?，這樣一來，液晶面板的閃爍現(xiàn)象并不能得到較好的改善。有鑒于此，如何設(shè)計(jì)一種新型的脈沖調(diào)制電路以產(chǎn)生合適的柵極驅(qū)動(dòng)信號，是業(yè) 內(nèi)技術(shù)人員亟待解決的一項(xiàng)課題。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中用于產(chǎn)生柵極驅(qū)動(dòng)信號的脈沖調(diào)制電路在設(shè)計(jì)時(shí)所存在的上述 缺陷，本發(fā)明提供了 一種新型的脈沖調(diào)制電路。依據(jù)本發(fā)明的一個(gè)方面，提供了一種脈沖調(diào)制電路，適用于產(chǎn)生柵極驅(qū)動(dòng)信號，該 脈沖調(diào)制電路包括輸入單元，用于提供輸入電壓；電壓轉(zhuǎn)換單元，包括第一晶體管，其柵極電性連接至該輸入電壓，其源極電性連接至第一閾值電壓；第二晶體管，其柵極通過反相器電性連接至該輸入電壓，其源極電性連接至該第 一閾值電壓；第三晶體管，其柵極電性連接至該第二晶體管的漏極，其源極電性連接至該第一 晶體管的漏極，其漏極電性連接至第二閾值電壓；以及
第四晶體管，其柵極電性連接至該第一晶體管的漏極，其源極電性連接至該第二 晶體管的漏極，其漏極電性連接至該第二閾值電壓；緩沖單元，具有一輸入端和一輸出端，該緩沖單元的輸入端電性連接至該第一晶 體管的漏極；以及互補(bǔ)模塊，包括一 NMOS晶體管和一 PMOS晶體管，NMOS晶體管和PMOS晶體管各自 的柵極、漏極分別對應(yīng)連接，并且NMOS晶體管的源極通過一調(diào)節(jié)電阻而電性連接至第一閾 值電壓，以及PMOS晶體管的源極電性連接至第二閾值電壓。優(yōu)選地，緩沖單元包括第五晶體管和第六晶體管，其中，第五晶體管的柵極電性連 接至緩沖單元的輸入端以及第六晶體管的柵極，第五晶體管的漏極電性連接至緩沖單元的 輸出端以及第六晶體管的漏極，第五晶體管的源極接至第二閾值電壓并且第六晶體管的源 極接至第一閾值電壓。此外，第五晶體管的柵極為低電平有效，并且第六晶體管的柵極為高 電平有效。優(yōu)選地，該互補(bǔ)模塊通過另一反相器電性連接至緩沖單元的輸出端。優(yōu)選地，NMOS晶體管的漏極電性連接至PMOS晶體管的漏極和一柵極驅(qū)動(dòng)器，以產(chǎn) 生柵極驅(qū)動(dòng)信號。在一實(shí)施例中，當(dāng)來自輸入單元的輸入電壓為低電平時(shí)，第二晶體管和第 三晶體管導(dǎo)通且第一晶體管和第四晶體管截止，緩沖單元的輸出端輸出第一閾值電壓。在 另一實(shí)施例中，當(dāng)來自輸入單元的輸入電壓為高電平時(shí)，第一晶體管和第四晶體管導(dǎo)通且 第二晶體管和第三晶體管截止，緩沖單元的輸出端輸出第二閾值電壓。此外，脈沖調(diào)制電路 還包括一電容，該電容的一端電性連接至NMOS晶體管和PMOS晶體管各自的漏極以及柵極 驅(qū)動(dòng)器，該電容的另一端接地。采用本發(fā)明的脈沖調(diào)制電路，通過電壓轉(zhuǎn)換單元和緩沖單元對輸入電壓信號進(jìn)行 轉(zhuǎn)換，可以確?；パa(bǔ)模塊中NMOS晶體管和PMOS晶體管正常工作，并解決驅(qū)動(dòng)信號電流路徑 上因二極管單向?qū)ǘl(fā)電壓不穩(wěn)定的問題。此外，將轉(zhuǎn)換后的電壓通過一調(diào)節(jié)電阻電 性連接至預(yù)先設(shè)定的削角電路電壓輸出的下限，當(dāng)PMOS晶體管打開時(shí)，可以經(jīng)由PMOS晶體 管充電至上限閾值電壓，以及當(dāng)NMOS晶體管打開時(shí)，經(jīng)由NMOS晶體管和調(diào)節(jié)電阻放電以便 削角至下限閾值電壓。


讀者在參照附圖閱讀了本發(fā)明的具體實(shí)施方式
以后，將會更清楚地了解本發(fā)明的 各個(gè)方面。其中，圖1示出依據(jù)本發(fā)明的優(yōu)選實(shí)施例，脈沖調(diào)制電路的電路示意圖；圖2示出圖1的脈沖調(diào)制電路中，串聯(lián)連接的電壓轉(zhuǎn)換單元和緩沖單元在輸入電 壓為低電平時(shí)的電路狀態(tài)示意圖；以及圖3示出圖1的脈沖調(diào)制電路中，串聯(lián)連接的電壓轉(zhuǎn)換單元和緩沖單元在輸入電 平為高電平時(shí)的電路狀態(tài)示意圖。
具體實(shí)施例方式下面參照附圖，對本發(fā)明的具體實(shí)施方式
進(jìn)行詳細(xì)描述。圖1示出依據(jù)本發(fā)明的優(yōu)選實(shí)施例，脈沖調(diào)制電路的電路示意圖。參照圖1，該脈
4沖調(diào)制電路包括輸入單元、電壓轉(zhuǎn)換單元、緩沖單元和互補(bǔ)模塊。其中，輸入單元用于提供 輸入電壓，即，從圖1的信號輸入端提供輸入電壓VIN。電壓轉(zhuǎn)換單元主要包括晶體管Ml、 M2、M3和M4(在下文中，也可依次稱之為第一晶體管、第二晶體管、第三晶體管和第四晶體 管)。具體來說，第一晶體管Ml的柵極電性連接至輸入電壓VIN，源極電性連接至下限閾值 電壓AVDD (即輸出波形被削角后的下限電壓)。第二晶體管M2的柵極通過反相器電性連接 至輸入電壓VIN(也就是說，輸入電壓VIN的電平極性與加載于晶體管M2柵極的電平極性 相反)，源極電性連接至上述下限閾值電壓AVDD。從這里也可以得出，由于晶體管Ml的柵 極直接連接至輸入電壓VIN，晶體管M2的柵極通過反相器連接至輸入電壓VIN，因而晶體管 Ml與M2各自的柵極所加載電壓的電平極性是相反的。第三晶體管M3的柵極電性連接至晶體管M2的漏極，其源極電性連接至晶體管Ml 的漏極，其漏極電性連接至上限閾值電壓VGH，該上限閾值電壓由正向電壓端來提供。類似 地，第四晶體管M4的柵極電性連接至晶體管Ml的漏極，其源極電性連接至晶體管M2的漏 極，其漏極電性連接至該上限閾值電壓。由上述可知，晶體管Ml與M2各自的柵極所加載電 壓的電平極性相反，通過晶體管M3、M4與晶體管M1、M2的連接關(guān)系可知，晶體管Ml與M2在 任意時(shí)刻只有一個(gè)晶體管的漏極呈現(xiàn)下限閾值電壓AVDD，也就是說，晶體管M3與M4在任意 時(shí)刻只有一個(gè)晶體管的柵極電壓電平能夠開啟對應(yīng)的晶體管。緩沖單元具有一輸入端和一輸出端，其輸入端電性連接至晶體管Ml的漏極(或晶 體管M3的源極)。其輸出端電性連接至互補(bǔ)模塊的輸入端。在圖1所示的優(yōu)選實(shí)施例中， 該緩沖單元包括第五晶體管M5和第六晶體管M6，并且晶體管M5的柵極電性連接至緩沖單 元的輸入端和晶體管M6的柵極，晶體管M5的漏極電性連接至緩沖單元的輸出端和晶體管 M6的漏極，以及晶體管M5的源極接至下限閾值電壓AVDD且晶體管M6的源極接至上限閾值 電壓VGH。較佳地，可以設(shè)定晶體管M5的柵極為低電平有效，且晶體管M6的柵極為高電平 有效。本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，圖中的緩沖單元僅僅示意性地列舉了包括有柵極 控制電壓電平完全相反的兩個(gè)晶體管的連接情形，但本發(fā)明并不只局限于此，例如，緩沖單 元還可以包括其它的電路連接情形。此外，互補(bǔ)模塊包括NMOS型晶體管m和PMOS型晶體管Pl，其中，晶體管m的柵 極與晶體管Pi的柵極電性連接，晶體管m的漏極與晶體管PI的漏極電性連接，以及晶體 管m的源極通過調(diào)節(jié)電阻RADJ而電性連接至下限閾值電壓AVDD，晶體管Pl的源極電性連 接至上限閾值電壓VGH。在一具體實(shí)施例中，互補(bǔ)模塊還可以通過另一反相器電性連接至 緩沖單元的輸出端，該另一反相器通過電壓VGH和AVDD實(shí)現(xiàn)正常工作。由圖1可知，晶體 管m的漏極電性連接至晶體管Pl的漏極和一柵極驅(qū)動(dòng)器，由互補(bǔ)模塊的輸出端來產(chǎn)生柵 極驅(qū)動(dòng)器所需要的柵極驅(qū)動(dòng)信號。圖2示出圖1的脈沖調(diào)制電路中，串聯(lián)連接的電壓轉(zhuǎn)換單元和緩沖單元在輸入電 壓為低電平時(shí)的電路狀態(tài)示意圖。不妨假設(shè)此時(shí)的輸入電壓VIN為低電平電壓VSS，以下簡 要描述脈沖調(diào)制電路主要工作部分的原理晶體管Ml的柵極為低電平電壓，因而Ml處于關(guān) 斷狀態(tài)；而晶體管M2的柵極為高電平電壓，因而M2處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)B呈現(xiàn)下限閾值電 壓AVDD。接著，晶體管M3的柵極為高電平電壓，M3處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)A呈現(xiàn)上限閾值電 壓VGH。如此一來，緩沖單元的輸入端接收該上限閾值電壓VGH，使晶體管M6導(dǎo)通而晶體管 M5關(guān)斷，從而通過緩沖單元的輸出端輸出下限閾值電壓AVDD，以達(dá)到波形削角的目的。
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圖3示出圖1的脈沖調(diào)制電路中，串聯(lián)連接的電壓轉(zhuǎn)換單元和緩沖單元在輸入電平為高電平時(shí)的電路狀態(tài)示意圖。類似地，不妨假設(shè)此時(shí)的輸入電壓VIN為高電平電壓 VDD，在這種情形下，脈沖調(diào)制電路的主要電路部分的工作過程為晶體管Ml的柵極為高電 平電壓，因而Ml處于導(dǎo)通狀態(tài)；而晶體管M2的柵極為低電平電壓，因而M2處于關(guān)斷狀態(tài)， 節(jié)點(diǎn)A呈現(xiàn)下限閾值電壓AVDD。接著，晶體管M4的柵極為高電平電壓，M4處于導(dǎo)通狀態(tài)， 節(jié)點(diǎn)B呈現(xiàn)上限閾值電壓VGH，因而晶體管M3處于關(guān)斷狀態(tài)，晶體管Ml的漏極為下限閾值 電壓AVDD。如此一來，緩沖單元的輸入端接收該下限閾值電壓AVDD，使晶體管M5導(dǎo)通而晶 體管M6關(guān)斷，從而通過緩沖單元的輸出端輸出上限閾值電壓VGH。在一實(shí)施例中，脈沖調(diào)制電路還包括一電容，該電容的一端電性連接至晶體管m 和晶體管Pl各自的漏極以及柵極驅(qū)動(dòng)器，并且電容的另一端接地。采用本發(fā)明的脈沖調(diào)制電路，通過電壓轉(zhuǎn)換單元和緩沖單元對輸入電壓信號進(jìn)行 轉(zhuǎn)換，可以確?；パa(bǔ)模塊中NMOS晶體管和PMOS晶體管正常工作，并解決驅(qū)動(dòng)信號電流路徑 上因二極管單向?qū)ǘl(fā)電壓不穩(wěn)定的問題。此外，將轉(zhuǎn)換后的電壓通過一調(diào)節(jié)電阻電 性連接至預(yù)先設(shè)定的削角電路電壓輸出的下限，當(dāng)PMOS晶體管打開時(shí)，可以經(jīng)由PMOS晶體 管充電至上限閾值電壓，以及當(dāng)NMOS晶體管打開時(shí)，經(jīng)由NMOS晶體管和調(diào)節(jié)電阻放電以便 削角至下限閾值電壓。上文中，參照附圖描述了本發(fā)明的具體實(shí)施方式
。但是，本領(lǐng)域中的普通技術(shù)人員 能夠理解，在不偏離本發(fā)明的精神和范圍的情況下，還可以對本發(fā)明的具體實(shí)施方式
作各 種變更和替換。這些變更和替換都落在本發(fā)明權(quán)利要求書所限定的范圍內(nèi)。
權(quán)利要求
一種脈沖調(diào)制電路，適用于產(chǎn)生柵極驅(qū)動(dòng)信號，所述脈沖調(diào)制電路包括輸入單元，用于提供輸入電壓；電壓轉(zhuǎn)換單元，包括第一晶體管，其柵極電性連接至所述輸入電壓，其源極電性連接至第一閾值電壓；第二晶體管，其柵極通過反相器電性連接至所述輸入電壓，其源極電性連接至所述第一閾值電壓；第三晶體管，其柵極電性連接至所述第二晶體管的漏極，其源極電性連接至所述第一晶體管的漏極，其漏極電性連接至第二閾值電壓；以及第四晶體管，其柵極電性連接至所述第一晶體管的漏極，其源極電性連接至所述第二晶體管的漏極，其漏極電性連接至所述第二閾值電壓；緩沖單元，具有一輸入端和一輸出端，所述輸入端電性連接至所述第一晶體管的漏極；以及互補(bǔ)模塊，包括一NMOS晶體管和一PMOS晶體管，所述NMOS晶體管和PMOS晶體管各自的柵極、漏極分別對應(yīng)連接，所述NMOS晶體管的源極通過一調(diào)節(jié)電阻而電性連接至所述第一閾值電壓，以及所述PMOS晶體管的源極電性連接至所述第二閾值電壓。
2.如權(quán)利要求1所述的脈沖調(diào)制電路，其特征在于，所述緩沖單元包括第五晶體管和 第六晶體管，其中，所述第五晶體管的柵極電性連接至所述緩沖單元的輸入端和所述第六 晶體管的柵極，所述第五晶體管的漏極電性連接至所述緩沖單元的輸出端和所述第六晶體 管的漏極，并且所述第五晶體管的源極接至所述第二閾值電壓以及所述第六晶體管的源極 接至所述第一閾值電壓。
3.如權(quán)利要求2所述的脈沖調(diào)制電路，其特征在于，所述第五晶體管的柵極為低電平 有效，并且所述第六晶體管的柵極為高電平有效。
4.如權(quán)利要求1所述的脈沖調(diào)制電路，其特征在于，所述互補(bǔ)模塊通過另一反相器電 性連接至所述緩沖單元的輸出端。
5.如權(quán)利要求1所述的脈沖調(diào)制電路，其特征在于，所述NMOS晶體管的漏極電性連接 至所述PMOS晶體管的漏極和一柵極驅(qū)動(dòng)器，以產(chǎn)生所述柵極驅(qū)動(dòng)信號。
6.如權(quán)利要求5所述的脈沖調(diào)制電路，其特征在于，當(dāng)來自所述輸入單元的輸入電壓 為低電平時(shí)，所述第二晶體管和第三晶體管導(dǎo)通且第一晶體管和第四晶體管截止，所述緩 沖單元的輸出端輸出所述第一閾值電壓。
7.如權(quán)利要求5所述的脈沖調(diào)制電路，其特征在于，當(dāng)來自所述輸入單元的輸入電壓 為高電平時(shí)，所述第一晶體管和第四晶體管導(dǎo)通且第二晶體管和第三晶體管截止，所述緩 沖單元的輸出端輸出所述第二閾值電壓。
8.如權(quán)利要求5所述的脈沖調(diào)制電路，其特征在于，所述脈沖調(diào)制電路還包括一電容， 所述電容的一端電性連接至所述NMOS晶體管和PMOS晶體管各自的漏極以及所述柵極驅(qū)動(dòng) 器，所述電容的另一端接地。
全文摘要
本發(fā)明揭示了一種脈沖調(diào)制電路，適用于產(chǎn)生柵極驅(qū)動(dòng)信號，包括輸入單元，用于提供輸入電壓；電壓轉(zhuǎn)換單元，包括第一晶體管，其柵極連接至輸入電壓；第二晶體管，其源極連接至第一閾值電壓；第三晶體管；以及第四晶體管，其漏極連接至第二閾值電壓；緩沖單元，具有輸入端和輸出端，輸入端連接至第一晶體管的漏極；以及互補(bǔ)模塊，包括NMOS和PMOS晶體管，前者的源極通過一調(diào)節(jié)電阻而連接至第一閾值電壓，后者的源極連接至第二閾值電壓。采用本發(fā)明的脈沖調(diào)制電路，通過電壓轉(zhuǎn)換單元和緩沖單元對輸入電壓信號進(jìn)行轉(zhuǎn)換，可以確?；パa(bǔ)模塊中相應(yīng)的晶體管正常工作，并解決驅(qū)動(dòng)信號電流路徑上因二極管單向?qū)ǘl(fā)電壓不穩(wěn)定的問題。
文檔編號G09G3/20GK101937639SQ20101026280
公開日2011年1月5日 申請日期2010年8月24日 優(yōu)先權(quán)日2010年8月24日
發(fā)明者葉啟龍 申請人:友達(dá)光電股份有限公司